参照图7至图14描述用3维非易失性存储器件实现的包括在半导体存储系统中的半导体存储器件200。
[0130]图7至图11为示意性图示根据本发明实施例的三维(3D)非易失性存储器件200的示图。图9至图13图示了根据本发明实施例的以3D实现的半导体存储器件(例如，闪速存储器件)。
[0131]图7为图1中示出的存储块210的框图。
[0132]参照图7，半导体存储器件200可包括多个存储块BLKO至BLKn-1，其中，η为整数。图7示出了图2中示出的半导体存储器件200的存储块210。多个存储块BLKO至BLKn-1中的每个可具有3D结构或垂直结构。例如，多个存储块BLKO至BLKn-1中的每个可包括沿着第一方向至第三方向(例如，x、y和ζ方向)延伸的结构。
[0133]多个存储块BLKO至BLKn-1中的每个可包括沿着第二方向延伸的多个NAND串NS。在另一实施例中，多个NAND串NS可沿着第一方向或第三方向设置。每个NAND串NS可耦接至位线BL、一个或更多个串选择线SSL、一个或更多个接地选择线GSL、多个字线WL、一个或更多个虚设字线DWL以及共源极线CSL。即，多个存储块BLKO至BLKn-1中的每个可耦接至多个位线BL、多个串选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL以及多个共源极线CSL。
[0134]图8为从图7中示出的多个存储块BLKO至BLKn-1之中选择的单个存储块BLKj的透视图，其中，j为O至η-1之间的整数。图9为沿着图8中示出的存储块BLKj的1_1’线截取的剖面图。
[0135]可设置基板1111。例如，基板1111可包括掺杂第一型杂质的硅材料。例如，基板1111可包括用P型杂质或P型阱(例如，袋P阱)掺杂的硅材料。基板1111可进一步包括围绕P型阱的η型阱。在实施例中，基板1111为P型硅。然而，基板1111将不限于P型娃。
[0136]沿着第一方向延伸的多个掺杂区1311至1314可设置在基板1111上。例如，多个掺杂区1311至1314可具有与基板1111不同的第二型掺杂物。例如，多个掺杂区1311至1314可为η型区。在实施例中，第一至第四掺杂区1311至1314为η型区。然而，第一至第四掺杂区1311至1314将受限于η型区。
[0137]沿着第一方向延伸的多个绝缘材料1112(参照图9)可在基板1111的在第一掺杂区1311与第二掺杂区1312之间的区域上，沿着第二方向顺序地设置。例如，多个绝缘材料1112和基板1111可沿着第二方向设置为使得它们分隔开预定距离。例如，多个绝缘材料1112可设置为沿着第二方向彼此分隔开。例如，绝缘材料1112可包括诸如氧化硅的绝缘体。
[0138]多个柱1113可在基板1111的在第一掺杂区1311与第二掺杂区1312之间的区域上，沿着第一方向顺序地设置，并且可形成为沿着第二方向穿过绝缘材料1112。例如，多个柱1113中的每个可穿过绝缘材料1112，以与基板1111接触。例如，多个柱1113中的每个可由多种材料构成。例如，多个柱1113中的每个的表面层1114可包括具有第一型掺杂物的硅材料。例如，多个柱1113中的每个的表面层1114可包括用与基板1111相同类型掺杂的硅材料。在实施例中，多个柱1113中的每个的表面层1114包括P型硅。然而，多个柱1113中的每个的表面层1114将不限于包括P型硅。
[0139]多个柱1113中的每个的内层1115可由绝缘材料形成。例如，多个柱1113中的每个的内层1115可用诸如氧化硅的绝缘材料来填充。
[0140]在第一掺杂区1311与第二掺杂区1312之间的区域中，绝缘层1116可沿着绝缘材料1112、柱1113和基板1111的暴露表面而设置。例如，绝缘材料1116的厚度可小于绝缘材料1112之间的距离的一半。S卩，其中设置有除绝缘材料1112和绝缘层1116以外的材料的区域，可以设置在设置于绝缘材料1112的第一绝缘材料的表面之下的绝缘层1116与在第一绝缘材料底之下的第二绝缘材料的表面之上的绝缘层1116之间。
[0141]在第一掺杂区1311和第二掺杂区1312之间的区域中，导电材料1211至1291可设置在绝缘层1116的表面上。例如，沿着第一方向延伸的导电材料1211可设置在基板1111与和基板1111相邻的多个绝缘材料1112之间。更具体地讲，沿着第一方向延伸的导电材料1211可设置在基板1111与和基板1111相邻的设置在绝缘材料1112之下的绝缘层1116之间。
[0142]沿着第一方向延伸的导电材料可设置在位于绝缘材料1112之中的特定绝缘材料之上的绝缘层1116与设置在位于该特定绝缘材料之上的绝缘层之下的绝缘层1116之间。例如，沿着第一方向延伸的多个导电材料1221至1281可设置在绝缘材料1112之间。另外，沿着第一方向延伸的导电材料1291可设置在绝缘材料1112上。例如，沿着第一方向延伸的导电材料1211至1291可为金属材料。例如，沿着第一方向延伸的导电材料1211至1291可为诸如多晶硅的导电材料。
[0143]与设置在第一掺杂区1311和第二掺杂区1312上的结构相同的结构可设置在第二掺杂区1312与第三掺杂区1313之间。例如，在第二掺杂区1312与第三掺杂区1313之间可设置:多个绝缘材料1112，沿第一方向延伸；多个柱1113，沿第一方向顺序地布置，并沿第三方向穿过多个绝缘材料1112 ;绝缘层1116，设置在多个绝缘材料1112和多个柱1113的暴露表面上；以及多个导电材料1212至1292，沿第一方向延伸。
[0144]与设置在第一掺杂区1311和第二掺杂区1312上的结构相同的结构可设置在第三掺杂区1313与第四掺杂区1314之间。例如，可设置:多个绝缘材料1112，沿第一方向延伸；多个柱1113，沿第一方向顺序地布置，并沿第三方向穿过多个绝缘材料1112 ;绝缘层1116，设置在多个绝缘材料1112和多个柱1113的暴露表面上；以及多个导电材料1213至1293，沿第一方向延伸。
[0145]漏极1320可分别设置在多个柱1113上。例如，漏极1320可为用第二型材料掺杂的硅材料。例如，漏极1320可为用η型材料掺杂的硅材料。在实施例中，漏极1320为用η型材料掺杂的硅材料。然而，漏极1320将不限于η型硅材料。例如，漏极1320的宽度可比多个柱1113中的对应的柱1113的宽度宽。例如，漏极1320可以以焊盘形状设置在多个柱1113中的对应的柱1113的顶表面上。
[0146]沿第三方向延伸的导电材料1331至1333可设置在漏极1320上。导电材料1331至1333可沿着第一方向依次设置。导电材料1331至1333可分别耦接至对应区域中的漏极1320。例如，漏极1320与沿着第三方向延伸的导电材料1333可分别通过接触塞彼此耦接。例如，沿着第三方向延伸的导电材料1331至1333可为金属材料。例如，导电材料1331至1333可为诸如多晶硅的导电材料。
[0147]参照图8与图9，多个柱1113中的每个可与绝缘层1116的相邻区以及沿着第一方向延伸的导电材料1211至1291、1212至1292和1213至1293之中的相邻区一起形成串。例如，多个柱1113中的每个可与绝缘层1116的相邻区以及沿着第一方向延伸的导电材料1211至1291、1212至1292和1213至1293之中的相邻区一起形成NAND串NS。NAND串NS可包括多个晶体管结构TS。
[0148]图10为图9中示出的晶体管结构TS的剖面图。
[0149]参照图10，绝缘层1116可包括第一子绝缘层1117、第二子绝缘层1115和第三子绝缘层1119。
[0150]多个柱1113中的每个的P型硅1114可用作主体。与多个柱1113中的每个相邻的第一子绝缘层1117可用作隧道绝缘层。例如，与多个柱1113中的每个相邻的第一子绝缘层1117可包括热氧化物层。
[0151]第二子绝缘层1118可用作电荷储存层。例如，第二子绝缘层1118可用作电荷捕获层。例如，第二子绝缘层1118可包括氮化物层或例如氧化铝层、氧化铪层等的金属氧化物层。
[0152]与导电材料1233相邻的第三子绝缘层1119可用作阻挡绝缘层。例如，与沿着第一方向延伸的导电材料1233相邻的第三子绝缘层1119可具有单层或多层结构。第三子绝缘层1119可为例如氧化铝层、氧化铪层等的具有比第一子绝缘层1117和第二子绝缘层1118高的介电常数的高介电层。
[0153]导电材料1233可用作栅极或控制栅。S卩，栅极或控制栅1233、阻挡绝缘层1119、电荷捕获层1118、隧道绝缘层1117和主体1114可形成晶体管或存储单元晶体管结构。例如，第一子绝缘层1117至第三子绝缘层1119可形成氧化物-氮化物-氧化物(ONO)结构。在描述中，多个柱1113中的每个的P型硅1114可称作在第二方向上的主体。
[0154]存储块BLKj可包括多个柱1113。S卩，存储块BLKj可包括多个NAND串NS。更具体地讲，存储块BLKj可包括沿着第二方向或与基板垂直的方向延伸的多个NAND串NS。
[0155]每个NAND串NS可包括在第二方向上层叠的多个晶体管结构TS。每个NAND串NS的多个晶体管结构TS中的一个或更多个可用作串选择晶体管SST。每个NAND串的多个晶体管结构TS中的一个或更多个可用作接地选择晶体管GST。
[0156]栅极或控制栅可对应于沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293。S卩，栅极或控制栅可沿着第一方向延伸，以形成字线WL以及两个或更多个选择线(诸如一个或更多个串选择线SSL以及一个或更多个接地选择线GSL)。
[0157]沿着第三方向延伸的导电材料1331至1333可耦接至NAND串NS的一端。例如，沿着第三方向延伸的导电材料1331至1333可用作位线BL。S卩，在一个存储块BLKj中，单个位线BL可耦接至多个NAND串。
[0158]沿着第一方向延伸的第二型掺杂区1311至1314可设置在NAND串NS的另一端。沿着第一方向延伸的第二型掺杂区1311至1314可用作共源极线CSL。
[0159]如上所提到的，存储块BLKj可包括沿着垂直于基板1111的方向(第二方向)延伸的多个NAND串NS，并可作为例如其中多个NAND串NS耦接至单个位线BL的电荷捕获型的NAND闪速存储块来操作。
[0160]参照图8至图1O，描述了沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293层叠而形成9层。然而，沿着第一方向延伸的第一导电材料1211至1291、1212至1292以及1213至1293将不限于9层。例如，可在8层、16层或更多层的情况下设置沿着第一方向延伸的导电材料。即，NAND串可包括8个、16个或更多个晶体管。
[0161]参照图8至图10，3个NAND串NS耦接至单个位线BL。然而，本发明将不限于3个NAND串NS耦接至单个位线BL。例如，在存储块BLKj中，m数目的NAND串NS可耦接至单个位线BL，其中，m为整数。在此，沿着第一方向延伸的导电材料1211至1291、1212至1292以及1213至1293的数目以及共源极线311至314的数目可与耦接至单个位线BL的NAND串NS的数目对应地改变。
[0162]参照图8至图10，3个NAND串NS耦接至沿着第一方向延伸的单个导电材料。然而，本发明将不限于3个NAND串NS耦接至单个导电材料。例如，η数目的NAND串NS可耦接至单个导电材料，其中，η为整数。在此，沿着第三方向延伸的导电材料1331至1333的数目可与耦接至单个导电材料的NAND串NS的数目对应地改变。
[0163]图11为图示参考图8至图10描述的存储块BLKj的等效电路图。
[0164]参照图8至图11，NAND串NSll至NS41可设置在第一位线BLl与共源极线CSL之间。第一位线BLl可对应于沿着第三方向延伸的导电材料1331。NAND串NS12、NS22和NS42可设置在第二位线BL2与共源极线CSL之间。第二位线BL2可对应于沿着第三方向延伸的导电材料1332。NAND串NS13、NS23和NS43可设置在第三位线BL3与共源极线CSL之间。第三位线BL3可对应于沿着第三方向延伸的导电材料1333。
[0165]每个NAND串NS的串选择晶体管SST可耦接至对应的位线BL。每个NAND串NS的接地选择晶体管GST可耦接至共源极线CSL。存储单元MC可设置在每个NAND串NS的串选择晶体管SST与接地选择晶体管GST之间。
[0166]NAND串NS