专利名称：可调节的集成数据处理设备的制作方法
技术领域：
本发明涉及到一种可调节(scaleable)的集成数据处理设备，确切地说是一种微计算机，它包含处理单元和存储单元，其中的处理单元包含一个或多个处理器，其中的存储单元包含一个或多个存储器，且其中的数据处理设备被提供在载体衬底上当代基于半导体的数据处理设备的显然似乎矛盾的说法是，虽然近来微处理器的性能平均每年提高60％，从80年代末到1998年提高了大约100倍，但可随机存取的写/读存储器即所谓RAM的存取时间却每年缩短大约7％，因而在相同的时间内仅仅减为一半。因此，在过去的10年中，处理器性能与RAM的存取带宽之间的差距已经增大了大约50倍。因此，关于处理器性能与存取时间的发展使得必须改善存储器带宽和降低等待时间，该等待时间亦即读取指令和数据时发生的等待时间。然而，动态RAM(DRAM)的发展重点是减小存储器单元的尺寸，以便实现具有高存储密度的DRAM。
但上述不成比例的原因通常是非常明显的。在计算任务的不同阶段中，处理器必须与一个或多个存储器类型进行通信，并在某些情况下，例如当处理过程推测使用查寻表时，通信将非常繁忙。为了获得高的处理速度，最快和最通用的存储器被提供成与中央处理单元物理地集成在一起。不幸的是，这种存储器若其存储容量足够，则消耗相当大的芯片面积，而且为了在处理器与高速存储器之间分配可得到的物理面积，必须作出令人遗憾的折衷。这又意味着更多的存储器容量只能通过到更远的存储器单元的总线来获得。依赖于各个单独的情况中的优化，结果通常是得到总的器件构造，其中许多芯片面积和中央处理单元的处理性能被用来处理中央处理单元与经由半导体衬底上的总线连接到中央处理单元的更远的存储器单元之间的数据流。
具体地说，这意味着微处理器在执行数据库处理和矩阵计算时，在存储器中使用其75％的时间。这一发展的结果是，借助于被用在芯片上的特别硬件中，例如在特别的高速存储器或超高速缓冲存储器中，以便处置增大的等待时间，最现代的微处理器的60％的面积和90％的晶体管被用来处置处理器性能与存取带宽之间的差距。对于动态RAM(DRAM)，也有引起意想不到的困难的新情况。1986年，对32个1兆位的DRAM组成的PC，采用了典型的最小存储器容量，而1997年，由于最小存储器尺寸的发展速率仅仅是DRAM容量的发展速率的一半而采用了二个64兆位的DRAM。由于大多数当代微处理器都定位于使用超高速缓冲存储器，故必须具有较低的等待时间，但发展结果已经向着更高的带宽和更高的等待时间。显然，由于256兆位或1千兆位容量的DRAM实际上将引起更高的每位成本，并引起对差错控制的更高的带宽要求，故提高DRAM的容量将不是解决的办法。然而，若要满足后者，则等待时间将相应地更高。
为了解决处理器性能与RAM存取时间之间的不成比例所引起的问题，新近已经提出(Patterson等人，"Intelligent RAM(IRAM):Chips that Remember and Compute",1997 IEEE InternationalSolid-State Circuits Conference,pp.224-225)在同一个芯片上实现处理逻辑电路和存储器，其中大多数晶体管被用在存储器中。这种集成的数据处理设备指的是智能RAM即IRAM。1千兆位容量的DRAM的使用，提供了足够的晶体管来实现强大的处理器和大得足以包含整个程序和数据集的存储器。在这种IRAM中，存储器被分成具有宽度例如为1K位的存储门的块。典型的芯片尺寸为600mm2，致使为了提高线的传送速度，IRAM需要更多的金属层，还可能为了同步DRAM的高速接口而要求更快的晶体管。IRAM情况下设想的可能优点包括较低的例如降低10倍的等待时间、更高的例如增大100倍的存储器带宽、以及更低的功耗。存储器的尺度(宽度)能够被调整，且IRAM将不占据具有相应存储和处理能力的常规数据处理器所可能占据的那样大的板上面积。
作为变通，已经提出(Yoo等人，"A 32-bank 1GB DRAM with GB/sBandwidth,ISSCC Digest of Technical Papers,pp.378-379,Feb.1996)使用具有向量处理器的IRAM。这种向量处理器以线性数值阵列工作。向量处理器不需要超高速缓冲存储器，但需要等待时间小的，常常实现为具有大的带宽的静态RAM(SRAM)的存储器，可以使用数百个单独的存储器组。因此，提出的具有1G位存储器容量的IRAM系统将适合于向量处理器的需要。
图1示出了这一现有技术，示意地提出了如何能够实现IRAM向量微处理器。基于6平方厘米芯片面积的0.18微米DRAM工艺，IRAM能够具有16个频率为500MHz的加法和乘法单元以及16个频率为50MHz的1024位的宽存储器端口，合起来可能提供每秒100G字节的存储器带宽。这种IRAM能够以8 GFLOPS的速度执行典型的测试程序(Linpack)，这是Cray基于向量的超级计算机处理器(Cray T-90)的5倍。由于可望从诸如游戏之类的图象产品的存储器容量的10-32Mb，到网络计算机和手持个人电脑的128-256Mb，故IRAM是否可能有突破，将取决于芯片上的存储器容量。
在本技术领域中，还已知使用并行处理来提高处理速度。借助于将处理器置于使数据和数据集能够并行处理的结构中，已经达到了这一结果。典型的例子是诸如流水线处理器或超标量处理器之类的指令层上的并行处理器，它具有能够处置超长指令字(VLIW)的结构。还开发了一些处理器，它们在指令层上以并行数据工作，并可以用流水线结构、脉动式(systolic)结构、以及如上所述用向量结构来实现。一个困难的可实现的所希望的目的是开发能够用可在进程级上进行并行数据处理的结构，即所谓MIMD结构(多指令、多数据)工作的数据处理设备。已经提出了具有分布式存储器或共用存储器的MIMD结构，但实际上，大多数这种结构一开始是基于不同形式的并行多处理，亦即利用处理器网络。这一点在当前难以用最佳互连来实现，且确切地说，只要芯片尺寸被限制为几个平方厘米，用当前的半导体工艺就无论如何不可能实现芯片结构。
现代中央处理单元的理论处理速度与设备的总速度之间的不断增大的差距，是已经被证明很难避免而且几乎不可能仅仅借助于进一步发展基于例如硅基半导体工艺的数据处理设备来解决的重要问题。无论是芯片尺寸的增大，还是利用垂直结构从而在同一个衬底材料上得到更多的元件的结构性解决方法，都已经被证明是不合适的。这与包含明显依赖于制作在衬底的半导体材料中的开关的存储器单元的存储器紧密有关。换言之，存储器中的各个位点必须具有对部分衬底的排他性存取，因此需要结构性解决方法，其中存储器和处理器必须提供在邻近。形成垂直结构的企图，例如借助于将几个层彼此层叠，也由于在相同的下方半导体衬底中仍然需要电存取和元件例如开关，而告失败。因此，利用多层解决方法和已经被最大密度使用的衬底，得不到净容量的提高。利用垂直层叠电路层，又成了与各个分隔的层中的散热有关的问题，因为当前的半导体基存储器是挥发性的，因而需要刷新电流。
通常，具有使用基于当代半导体工艺的有源开关的元件的几个层的层叠，意味着对下方各层使用横向电流。这高度限制了可以被层叠的层的数目，特别是在不同的层和这些层的各部分需要专用的电流路径的地方更是如此。除了被横向电流路径的密集网络占据的体积外，制造的复杂性，因而也是生产成本也随叠层中的层的数目而迅速增高。
提高集成数据处理设备中的处理和存储器容量和获得足够的存储器带宽，同时相应于提高的处理器速度而降低等待时间的可能性，看来以当前的半导体工艺是很小的。在当前的数据处理设备中，存储器容量的提高是所有存储器类型的一个目标，但对于具有快速随机存取而不在器件的处理性能与尺寸和成本之间进行折中的存储器来说，已经证明是特别难以实现的。必须的电连接本身就是一个问题，且用垂直或层叠结构，以及用普通单层工艺中的芯片面积的增大，看来都完全无法实现。
因此，本发明的主要目的是提供一种集成的数据处理设备，其中可以实现处理单元和存储器单元，在各种结构和构造中，其容量几乎无限制，同时带宽要求和等待时间被优化，而分开的元件之间的电连接不对容量和传送时间有限制。
另一目的是避免使用常规动态DRAM，而是在工艺中实现存储器单元，此工艺使得能够得到具有分开提供例如RAM功能、ROM功能或大容量存储功能的子单元中的存储器单元的功能结构的可能性的快速存取和大容量二者。
第三目的具体地说是降低每种形式的等待时间，致使处理器性能和存储器存取能够被最优和最佳地使用，致使在处理单元中避免了超高速缓冲存储器。
第四目的是能够最佳地实现集成在同一个衬底上的并行处理的可调节的结构，无论它涉及到使用并行处理器结构还是具有并行工作的处理器之间的动态连接的多处理器结构。
本发明的第五目的是实现立体结构的集成数据处理设备，其电流路径在立体结构中沿水平和垂直延伸，以便在数据处理设备的分开的元件之间提供最佳互连，并同时降低各个元件之间的数据转移速率。
根据本发明，用数据处理设备达到了上述和其它的目的，其特征是，数据处理设备包含相互邻近的基本上平行的叠层；处理单元和存储单元被提供在一个或多个层上，分开的层配备有选定组合中的选定数目的处理器和存储器；各个层包含在形成该层中的内部电连接的层水平导电结构中或其上；以及各个层还包含提供到其它层和到数据处理设备外部的电连接的电结构。
在根据本发明的一个有利的实施例中，在工艺中以大量子层的形式实现了一个或多个层，此工艺在功能分级的第一级上功能地构成作为组合的处理器和存储器层的一个或多个层、或者主要作为处理器层的一个或多个层、或者主要作为存储器层的一个或多个层。
在这一点上，层中的处理单元被功能地构造在功能分级的第二级上作为一个或多个处理器或者一个或多个处理器部分，至少一个处理器构成数据处理设备中的中央处理单元或微处理器，且可能其它处理器可选地分别构造成控制和/或通信处理器，这也是有利的。
在根据本发明的一个有利的实施例中，层中的存储单元被功能地构造在功能分级的第二级上作为一个或多个存储器或者一个或多个存储器部分，至少一个存储器构成RAM，并被连接到数据处理设备中的至少一个中央处理单元或微处理器，且可能其它存储器可选地分别被构造成高速存储器、ROM、WORM、ERASABLE(可擦除存储器)和REWRITEABLE(可改写存储器)。
在这一点上，至少部分存储单元构成大容量存储器，此大容量存储器可选地被构造成RAM、ROM、WORM、ERASABLE(可擦除存储器)和REWRITEABLE(可改写存储器)、或它们的组合，这也是有利的。
在根据本发明的又一个有利的实施例中，层中的其它电结构被提供在该层的至少一个侧边沿上作为边沿电连接。
在根据本发明的再一个有利的实施例中，层中的其它导电结构被提供为垂直导电结构，它形成沿该层的交叉方向和垂直于其平面的电连接，以便接触到其它各个层中的导电结构。
最后，根据本发明，一个或多个层有利地由有机薄膜材料制成，此有机薄膜材料选自单体有机材料、低聚合有机材料和聚合有机材料以及金属-有机复合物、或这种材料的组合，或者一个或多个层由无机薄膜制成，此无机薄膜材料选自结晶薄膜材料、多晶薄膜材料和非晶薄膜材料或这种材料的组合。
确切地说，根据本发明，所有的层由有机薄膜材料制成。
根据本发明，二个或更多个层有利地由有机薄膜材料和无机薄膜材料二者或这种材料的组合制成。
以下参照附图，结合实施例的例子，来更详细地解释本发明，在附图中，相同的参考号通常表示相似的零件，但其中相似的零件不是每个地方都提供有参考号，其中已经指出过的图1示意地示出了根据现有技术的具有向量微处理器的IRAM，图2示意地且原则上示出了根据本发明以叠层的形式集成的数据处理设备，图3示意地示出了根据本发明的数据处理设备的第一实施例，图4示意地示出了根据本发明的数据处理设备的第二实施例，图5示意地示出了根据本发明的数据处理设备的第三实施例，图6示意地示出了根据本发明的数据处理设备的第四实施例，图7a和7b分别示意地示出了根据本发明的可以用于数据处理设备的存储单元中的存储器的平面图和剖面图，图7c和7d示出了通过图7a的存储器中的存储器元件的第一实施例的剖面，图7e示出了通过图7a的存储器中的存储器元件的第二实施例的剖面，图7g示出了通过包含几个叠层存储器层的存储单元的剖面，图7h示出了图7g中的存储单元的细节，图8a、8b和8c分别示出了可以用于图7a的存储器中的存储器元件的第三实施例的投影图、剖面图和平面图，图9示出了图8所示存储器元件的基本实施例，图10示意地示出了用于图7a中的存储器并使用图8所示实施例中的存储器元件的电极矩阵，
图11示出了可以用于根据本发明的数据处理设备中的第一场效应晶体管(FET)，图12示出了可以用于根据本发明的数据处理设备中的第二场效应晶体管，图13示出了可以用于根据本发明的数据处理设备中的第三场效应晶体管，图14示出了可以用于根据本发明的数据处理设备中的第四场效应晶体管，图15示出了通过借助于层材料的转移而产生的可以用于根据本发明的数据处理设备中的二极管结构的示意剖面，图16示出了借助于层材料的转移而产生的可以用于根据本发明的数据处理设备中的MOSFET结构的示意剖面，图17a示出了通过采用图16的MOSFET结构的可以用于根据本发明的数据处理设备中的逻辑倒相器结构的示意剖面，图17b示出了通过图17a的倒相器结构的变种的示意剖面，图18示出了CMOS工艺实现的AND门的等效电路图，图19a-d示出了薄膜工艺实现的、根据图18的等效电路图的、使用图16所示的MOSFET结构的AND门结构中的子层的平面图，图20示出了图19中的暴露于分开的子层中的叠层AND门结构，图21a示意地示出了图20中的AND门结构的另一变种，其中分开的MOSFET结构沿垂直结构被提供在彼此上方，并与公共栅电极互相成对，图21b示意地示出了图21a的实施例的变种的简化，图22示意地示出了一种处理器结构，它组合数据并行和功能并行，并可以用于根据本发明的数据处理设备中。
图23示意地示出了具有分布存储器系统的MIMD结构的原理，图24示意地示出了图23的MIMD结构的更多的实际实施例，图25示意地示出了具有共用存储器系统的MIMD的原理，以及图26示出了图25的MIMD结构如何可以在根据本发明的数据处理设备中被实现。
本发明的起点是以相互邻近的方式，基本上平行层叠各个主层，能够实现根据本发明的数据处理设备，各个主层由几个子层组成，它们具体实现主层中的确定的电学性质；在一个或几个层中，处理单元或存储器单元在很大程度上都不利用有源器件。利用下面将更仔细地讨论的新颖材料和结构，这是可以实现的。在其最示意性的图2所示的形式中，分别由处理器层P和大量存储器层M1、M2、…组成的多层结构，被提供在衬底S上。衬底S可以例如由硅制成，其上提供的层P实现处理器层，其中包括至少一个中央处理单元(未示出)，并可能包括一个或多个控制和通信处理器。因此，处理器层将包含有源元件并完全可以用无机半导体工艺例如在硅衬底上实现。在处理器层上，构成数据处理设备中的存储单元的不同的存储器层M1、M2、…被提供在叠层结构中，分开的存储器被提供在各个分开的存储器层中并构成例如RAM、ROM、ERASABLE(可擦除)或REWRITEABLE(可写)，最后指出的概念覆盖了可擦除存储器和可重写存储器。可以理解的是，图2的数据处理设备中的各个层P、M包含水平的或垂直的导电结构，它们提供了各个层中的各个元件之间以及各个层本身之间的连接。下面将更仔细地讨论这一点。
图3更明显地示出了根据本发明的基本上在功能分级的第一级上实现的数据处理设备的第一实施例。此处，处理器层P再次被提供在衬底S上，且如上所述将包括诸如晶体管之类的有源元件，以便实现一个或多个中央处理器以及可能的控制和通信处理器。在处理器层P上提供存储器界面(interface)1，并延伸到处理器层P之外和衬底S上。在存储器界面上提供存储器层M1、M2、…。处理器层P和存储器层M二者以及存储器界面1包含未示出的水平导电结构，以便提供各个分隔的元件之间的连接，但此外，如图所示，这些导电结构是在传送到存储器层侧处的边沿电连接以及提供在分隔的存储器总线模块2’中的存储器总线2的存储器层M中。对于各个存储器层M1、M2、…，提供有相应的存储器总线21、22、…，且它们又可以被产生为存储器总线模块2’中的水平和垂直导电结构。
图4示出了根据本发明的数据处理设备的另一个实施例。如上所述，处理器层P被提供在衬底S上，而存储器界面1被提供在处理器层P上，并覆盖它而不接触到衬底S。分隔的存储器层M1、M2、…被提供在存储器界面1上，但在本实施例中，分隔的存储器总线模块已经被抛弃。代替存储器总线2的是在产生为延伸到存储器层M1、M2、…的垂直导电结构，并提供到存储器界面1的连接的它们的整体中。存储器总线2提供到存储单元中的存储器的未示出的寻址线的连接，作为寻址线，可以提供成各个存储器层M中的水平导电结构的形式。最好用写/读存储器(RAM)来实现位于最紧靠处理器层P的存储器层M1，致使RAM与处理器层P之间的信号路径尽可能短。可以用大量RAM来实现存储器层M1，并在为各个RAM特别提供的存储器总线21上提供各个RAM的I/O端口，图中示出了这一点。数目可以很大的其余的存储器层M2、…，可以实现数据处理设备的大容量存储器。但要理解的是，原则上，在各个RAM和大容量存储器的物理实现之间不需要任何的差别，作为分隔的存储器层中的存储器，能够在完全相同的工艺中实现。相似于RAM，大容量存储器因而可以用作为一个整体实现为写/读存储器、ERASABLE(可擦除)或REWRITEABLE(可重写)的存储器来实现，但也可以包含WORM(写一次，读许多次)类型的存储器。
如所述，根据本发明的分隔的层最好在工艺中以大量薄的子层的形式，并用使得有可能将层实现成组合的处理器和存储器层而一个或多个层基本上成存储器层的材料来实现。下面要更仔细地讨论这一点。在这一点上，用来实现此目的的层的工艺构成功能分级，可能是恰当的，其中功能分级中的第一级构成功能上作为组合的处理器或存储器层或作为分隔的处理器或存储器层的各个层。功能分级中的第二级则构成功能上作为一个或多个处理器或处理器部分的处理单元，且这些可以如所要求的那样构成数据处理设备中的一个或多个中央处理单元和微处理器，且若有需要，构成专用的处理器，或可能被分别构成控制和/或通信处理器。在功能分级的第三级上，使用的工艺实现分隔的处理器的结构，例如作为具有几个并行工作的执行单元的并行处理器的中央处理器。在功能分级的第二级上使用的工艺相应地构成功能上作为一个或多个存储器或存储器部分的存储单元。在功能分级的第三级上，一个或多个存储器可以被实现成RAM，且然后被连接到一个或多个中央处理单元，并可能其它的存储器可以可选地被构成高速存储器、ROM、WORM、ERASABLE和REWRITEABLE。这些存储器则可以被包括在存储单元的大容量存储器中，且若它们被构造成ERASABLE和REWRITEABLE，则它们实际上能够作为RAM来工作，但具有比常规RAM情况大得多的存储容量。然而，使用的工艺无疑可以被用来实现存储容量远远超过当今基于无机半导体的动态RAM的RAM，至少用来实现存储容量接近普通个人电脑的大存储容量的RAM。
用根据本发明的主要基于以薄膜工艺实现的各个元件的数据处理设备，能够实现上述特点和优点。确切地说，在这一点上，子层将表现为分隔的薄膜，并可以例如借助于层叠到作为处理器层和/或存储器层的主层中而被组合。在诸如处理器中的晶体管之类的有源元件中，可以使用半导电的薄膜材料，并可以是无机、有机、非晶或多晶材料。
在存储器材料和逻辑器件中，可以使用不挥发的薄膜材料，致使这些元件在电源中断的情况下保持给定的逻辑状态。
确切地说，用来实现存储器层中的存储器的薄膜材料，可以是自发形成二极管结的，且还可以是基于各向异性的导电薄膜材料。这将使得寻址方案成为可能，其中的存储器被构造成有可能得到高存储密度和大存储容量而无需任何有源元件的电寻址无源矩阵。确切地说，整个存储器层可以在各个分隔的情况下，以薄膜工艺实现的存储器模块的形式来实现。技术上说，众所周知如何可以实现这一点，例如借助于在公共衬底上一个接一个淀积各个分隔的层，或借助于接合各个分隔的超薄自支持层。下面也将更详细地讨论这一点。
现参照图5来描述根据本发明的数据处理设备的第三实施例，图5示出了更完全地描绘的实施例。在本实施例中，使用了几个处理器层P。这些处理器层的第一层P1，被提供成邻近位于最紧靠衬底S的处理器界面3。图中所示的第一层P1和第二处理器层P2之间的层间薄片，可以包含几个处理器5、第一存储器层M1，并提供分配给处理器层P1中的处理器5的一个或多个RAM6。在存储器层M1上，第二处理器层P2后面有几个处理器5，且分配给它一个具有分配给处理器层P2中的处理器的一个或多个RAM6的存储器层M2。在存储器层M2上，现接着一个再次可以包含几个处理器5的第三处理器层P3，然后接着具有一个或多个分配给处理器层P3中的处理器的RAM6的存储器层M3。要理解的是，具有指定的RAM层M1、M2、M3的处理器层P的数目可以远远大于3，而图5所示的实施例当然纯粹是示意性的和示例性的。
在存储器层M3上提供存储器界面1，并在其上接着数目很大的其它的存储器层M4、M5、…，从而完全可以实现数据处理设备中的大容量存储器。这些其它的存储器层M4、M5经由存储器总线2，以垂直导电结构的形式而实现，传送到存储器界面1。存储器层M1、M2、M3中的分隔的RAM，相应地也通过经由垂直存储器总线2延伸的分隔的各个层被传送到存储器界面1。此外，在处理器层P1、P2、P3中的处理器5与存储器层M1、M2、M3中的指定的RAM之间，提供导向分隔的RAM上的I/O端口的存储器总线7。对于每个处理器5，引出两个这样的存储器总线7，以便象征性地指出分隔的指令和数据总线。这当然是无条件的。处理器界面3被连接到I/O总线8上的可能的外部单元，并相应地为存储器界面1提供I/O总线9。
在图5所示的实施例中，特别提供了数据处理设备，根据本发明，由大量处理器5和分配给这些处理器的至少相应数目的RAM构成。借助于构成具有几个处理器的处理器单元并提供具有一个或多个RAM的各个处理器，其中数据总线的垂直结构同时允许非常大的传送速率，这将很有可能甚至用RAM的I/O端口的大的带宽来解决等待时间问题。
当用下面将详细讨论的工艺，特别是能够并行寻址且即使以高的周期时间也具有完全利用非常大的传送带宽的工艺来额外实现RAM时，能够消除高的处理器性能与长的存取时间之间的上述差距问题。实际上，在适当的结构中，可以实现具有几个并行工作的处理器的数据处理设备，致使用分隔的处理器的恰当的实施例，例如利用也在处理器本身中的并行处理，实现了具有接近或超过常规工艺中实现的已知的超级计算机的容量的集成的数据处理器。为此目的，如图5所示，提供了处理器总线4。如下面将要指出的那样，可能并行工作的相互连接在处理器总线4上的且还提供到一个或多个RAM的紧密连接的几个处理器5的使用，不仅提供了很大程度上消除了等待时间问题的实施例，而且由于数据处理设备的立体实施例而允许处理器与附属RAM之间的最佳互连。若如图5所示实现处理器5与RAM 6的网络，则可以动态地构成，以便提供最适合于给定任务的容量。例如用特别的未示出的可以有利地提供在处理器总线4连接于其上的处理器界面3中的控制处理器，可以产生这种结构。
如上所述，处理器不一定要提供在分隔的层或处理器层P中，且相应地存储单元中的所有存储器也不一定要提供在分隔的层或存储器层M中。适当的处理器和存储器，例如分配给处理器的RAM，可以提供在同一个层中，图6示出了这一点，还示出了根据本发明的数据处理设备的实施例。此处，具有I/O界面8的处理器界面3再次被提供在衬底S上，并在此处理器界面3上，接着一个处理器层P1其具有一个或多个处理器。在图6的数据处理设备中，作为最底层并邻近衬底的处理器界面3和处理器层P1，可以在常规的例如硅基半导体工艺中实现。在后者之上，提供第一存储器层M1，它可以用分配给下方处理器层P1中的处理器5的一个或多个RAM6构成。但在图6中，不特别强调存储器层M1中的分隔的RAM6。另一方面，示出了存储器层M1中的存储器如何可以经由总线7直接连接到下方的处理器层P1，由于借助于实现为垂直导电结构，层叠结构允许总线7被大量提供，而且层上的结构层允许在处理器层P1与存储器层M1之间提供非常大量的这种总线连接，此外还具有短的信号路径。相比之下，表面中的并列安排可能要求更长的路径连接，从而要求更长的传送时间。而且，在图6的数据处理设备中，提供有配备了经由同一个处理器总线4相互连接到处理器界面3的处理器的组合的存储器和处理器层MP1、MP2和MP3。所有的组合存储器和处理器层MP可以包含一个或多个处理器5以及一个或多个RAM6。在组合的存储器和处理器层MP上，如上所述提供有具有到外部单元的I/O端口9的存储器界面1，并在存储器界面1上接着有所需的可能实现为数据处理设备的大容量存储器的大量存储器层M2、M3等。这些存储器层M2、M3经由实现为通过层M2、M3、…的垂直导电结构2的存储器总线，又被连接到存储器界面1。
在图2-6中，示出了通过器件不同的层根据本发明的数据处理设备的剖面，但要理解的是，数据处理设备的层状结构实际上实现了立体结构，其中例如垂直导电结构2可以提供成分布在表面上，从而在存储器与处理器之间提供大量的连接和附带的界面，而且同样，例如各个情况下的处理器总线4，在不同的层中水平和垂直地延伸，并可以连接分布在三维结构的网络中的同一个层中或不同的层中的处理器。在这一点上，还要指出的是，当措辞“水平”和“垂直”被用于导电结构时，要理解的是第一个提到的概念意味着导电结构沿层延伸并基本上平行于其上下侧，而第二个概念相应地意味着基本上垂直于各个层的上下侧面并穿过这些面延伸的结构。因而，纯粹实际上也可以将“水平”和“垂直”认为是各个层相对于下方基本上平坦的衬底的取向，正如各个层不仅相互平行，而且相对于衬底S的表面平行延伸。
原则上，根据本发明的数据处理设备，除了衬底外，无疑全部可以主要用有机材料，可能还有金属-有机复合物来实现，并在薄膜工艺中完成。纯粹实际上，提供处理器界面3和邻近衬底S的最下方的处理器层P1，致使人们不需要以常规的例如基于硅的众所周知的半导体工艺来实现这些层中的各个元件，这可能是一个优点。然而，这些层当然无疑可以在有机薄膜工艺中实现。
下面更仔细地来描述实际上如何可以实现存储单元中的存储器。同样，将指出诸如例如晶体管之类的有源元件和导电结构的实施例的例子，其中还将讨论不同的适合材料和实现这些元件的工艺。更为明显的是，图2-6所示实施例中的数据处理设备可以用现有的或暂时还在开发的工艺来实现。
此处列为参考的已经授予本申请人的挪威专利申请972803公开了适合于数据存储或处理的电寻址逻辑器件。图7a示出了构造成数据存储器的这种器件的实施例。此存储器包含构成层状连续结构的存储器媒质10，它能够实现为本发明中的一个存储器层M中的一个层。此存储器媒质10由其状态可以因适当的能量影响而发生物理或化学变化的主要是有机材料制成。如图7a所示，存储器媒质10被提供在由基本上正交的电极11和12组成的矩阵之间，致使它们与存储器媒质相关形成到处直接接触存储器媒质的基本上正交的电极矩阵。要理解的是，电极11和12可以如上所述被实现为存储器层M中的导电结构。在下方电极11与上方电极12之间的相交处，在存储器材料10中制作有逻辑单元，在电压、电流或电场的影响下，它可以获得能够代表单元的预定逻辑值的状态。这些逻辑单元因而构成图7a所示的存储器中的存储器元件。各个电极11和12经由寻址线13被连接到存储器总线模块2’，而存储器总线2上的存储器总线模块被连接到存储器界面1，它可以提供在数据处理设备中的另一层中并与涉及到的存储器层隔开，为此目的的存储器总线2部分地实现为延伸通过数据处理设备中的不同的层的垂直导电结构，如示出了沿一个电极12得到的通过图7a中的存储器的剖面的图7b示意地所示。图7c和7d示出了通过制作在上方电极11和下方电极12之间的相交处的分隔的存储器单元14的剖面。要理解的是，电极12和11可以提供在存储器媒质10中或其上，并直接接触，或在所述存储器媒质的二侧上可以提供未示出的介电层，致使电极11和12间接接触存储器媒质10。若电压被加到电极11和12，则在各个情况下通过存储器元件得到直接或间接的电连接，致使可以引起确定的状态，或可以探测存储器元件14中的确定的状态。存储器元件14中的状态的改变，可能是此处存储器材料的电流或电压特性的改变，或材料的阻抗数值的改变。借助于选择适当的材料，在电压或电场不存在时，特定的状态将是永久性的，致使永久保持此状态，因此，图7a中的存储器实现了非易失电寻址存储器。存储器材料本身可以是聚合物材料，例如共轭聚合物，且还可以包含各向异性导电材料，这是一种仅仅沿电极之间的横向导电的材料，致使在存储器材料中不产生沿纵向传播的电流。存储器材料10还可以以这种方式来实现，即加入在电压或电场的影响下引起从结晶到非晶相或相反的转变的物质，相状态的电流/电压特性不同，从而能够探测。涉及到的以存储器层M中的水平导电结构的形式实现的电极11和12，其本身可以是导电的有机材料，并可以以淀积的金属有机化合物的形式或作为存储器材料的表面10上的金属来实现。而且，存储器元件或逻辑单元10和14可以实现电极11和12之间的整流二极管，致使图7a中的存储器形成这种二极管组成的电网络。下面将更仔细地描述其结果，但由于从电极矩阵中的一个存储器元件到另一个的潜行电流，故这种二极管网络可以防止写和/或探测错误。确切地说，可以使用自发形成存储器元件14中的二极管结的有机存储器材料10。而且，实现逻辑单元，致使存储器材料10在电流或电场的影响下经历引起分隔的逻辑单元的电阻值改变的反应，这被认为是有利的。然后，借助于测量逻辑单元的阻抗，可以探测到逻辑单元的这一数值，且这一探测当然对应于图7a所示的存储器的内容的读出。若存储器元件的逻辑值能够可逆地转换，则图7a中的存储器实现了写/读存储器即ERASABLE型存储器，但无疑，逻辑值可能不可逆转换，致使图7a中的存储器就实现只读存储器(ROM)即WORM型存储器。利用图7a所示的堆叠存储器层M形式的存储器，它们必须互相隔离，借助于在电极的各个侧上提供介电薄层15，可以做到这一点。如图7d所示，若电极11和12现在被置于存储器材料的表面上，则它们可以同时被结合在这些介电层15中。
在图7a中的存储器的一个变形中，存储器本身仍然具有相同的电结构，所用的存储器材料10可以是铁电材料的薄膜，这是由于这种铁电材料在外加电场下可以获得第一或第二极化状态，并从无序状态转换到一种极化状态，从第一极化状态转换到第二极化状态，反之亦然。逻辑单元或存储器元件14则可以以电极11与12之间的铁电材料组成的薄膜的形式来实现。赋予逻辑元件14的确定的极化状态代表逻辑元件的逻辑值或存储在存储器元件中的数据值。在各个情况下，逻辑单元或存储器元件如图7c和图7d所示构成。然而，若逻辑材料即存储器媒质是铁电薄膜，则逻辑单元即存储器元件14也可以如平面7e和沿图7e中的线A-A’的剖面7f所示实现。此处的覆盖电极12与下方交叉的电极11被隔离台阶15’隔开。铁电薄膜中的有源区则呈现为图7e所示的电极12二侧上的薄条形，并如图7f所示向下方电极12延伸，且其中还用箭头示出了场线。在基于此处指出的铁电薄膜的存储器的制造过程中，借助于对适当的材料进行图形化，首先制作第一个电极11，然后例如被提供在未示出的隔离衬底上。隔离材料组成的连续层15则被提供在其上，并在其顶部提供覆盖电极12，致使得到基本上正交的电极矩阵。在淀积电极12之后，以另一种方式，对电极之间的部分中的隔离材料15进行腐蚀或清除，从而如图7f所示，铁电薄膜10提供为电极上的连续层。此铁电薄膜10可以被制作在陶瓷材料中，或可以是铁电液晶材料，但最好用聚合物或共聚物，例如亚乙烯氟/三氟乙烯共聚物制作。
图7a所示的存储器可以包括在根据本发明的数据处理设备中的存储单元中，并在此情况下可以如图7g所示用可能适当的大量叠层存储器层Mk-1、Mk、…来提供。分隔的层中的电极11和12以及寻址线13再次被提供为水平导电结构并用存储器总线2连接到存储器总线模块2’。这些存储器总线2可以是水平导电结构或垂直导电结构，并如图7g所示，提供存储器层M与具有I/O界面9的下方存储器界面3之间的连接。用图7h所示的使截面沿和通过相交的平行电极11和12的实施例，得到如图7g所示完成的存储器的一种特别有利的变种。在第一存储器层Mk-1中的隔离衬底上，如上所述提供有下方电极11和其上的覆盖电极12。第一层Mk-1中的这一覆盖电极12现在构成随后的存储器层Mk中的下方电极11，且相应地，存储器层Mk中的覆盖电极12构成覆盖层Mk+1中的下方电极11。于是，图7g所示的用存储器层M实现的存储器可以显现n+1个电极组11；12，而不是图7g的实施例所示的2n个电极组。在此处结合为参考并已经转让给本申请人的挪威专利申请980871中，公开了叠层结构中实现的叠层逻辑器件或存储器单元中的这种电极的结构。
下面描述实现用于根据本发明的数据处理设备的逻辑器件或存储器的进一步的技术解决方案。用此处结合为参考并已经转让给本申请人的挪威专利申请973390中更详细地讨论的电极装置，达到了这一点。图8a示出了具有功能元件17的这种电极装置的实施例，其功能元件17可以具有探测、信息存储和/或信息显示功能。为了本发明的目的，希望功能元件17起到具有可以用来实现逻辑元件的开关功能或具有可以用来实现存储器中的存储器元件的信息存储功能的逻辑单元的作用。确切地说，功能元件17可以是电灵敏的，从而使电极装置能够进行功能元件的无源电寻址。在图8a的装置中，下方电极11被例如提供在未示出的衬底上，并在此电极上提供有与搭桥结构中的下方电极11相交的上方电极12，正如在电极11和12之间提供由也延伸在整个电极12下方和之间的电隔离材料以及未示出的下方衬底组成的层15。在电极11和12上，提供由导电或半导电材料组成的接触层16，它与电极11和12电接触。沿电极12的二个相反的侧边沿向下到第一电极11，接触层在电极11和12的交点处形成有源区。确切地说，接触层16中的材料是各向异性导体或半导体，且更希望使用完全在聚合物材料中实现的各向异性导体。下面指出其理由。在接触层16上提供邻近电极11和12的交点或在其中的功能元件17。原则上，功能元件17可以被提供在并组成电极11和12的交点上的接触层16的部分交点，且将基本上是与之同形，致使功能元件17基本上对应于制作在接触层中的有源区。
如图8a所示，功能元件17被实现为分隔的元件，并提供在电极11和12的交点处，但位于接触层16上方和顶部上。第一电极11有利地可以由具有低功函数的铝制成，而另一电极12可以由功函数比铝高的金制成。图9示出了功能元件17和接触层16的基本结构。金属1构成装置中的第一和下方电极11，并可以由铝制成。它与聚合物1构成整流肖特基结，其中电极11中的金属1构成阴极。聚合物1由最好是聚噻吩的第一聚合物材料制成。电极12中的金属2构成结构的阳极，并组成聚合物1中的非整流结。作为另一种聚合物材料的聚合物2，构成功能元件17，并可以实现成在施加电压或电场时改变其电流/电压特性。用于功能元件17中的第二聚合物材料最好是可溶解于水的聚噻吩(POWT)。
图9中的结构使得能够根据装置的电流/电压特性而直接探测功能元件17的导电状态。图8所示的电极装置可以用于电寻址逻辑器件，特别是无源寻址存储器中，图10示意地示出了这一点。提供多个电极11和12，使它们形成x、y电极组成的基本上正交的矩阵，在电极的各个交点上具有图8的电极装置。当用图9所示的结构实现电极装置时，在x电极与y电极之间的各个交点处得到在各种情况下具有相同的导电方向的二极管13。也有可能分隔的电极装置可以实现为具有固有的整流功能。为了避免对用于图10所示无源矩阵的电极装置进行寻址时的交叉串扰，这一整流功能是必须的。亦即，分隔的电极装置的选择性寻址，要求在各个电极装置中，例如如所述在下方电极11和接触层16之间，必须有整流接触。当矩阵中x、y位置中的功能元件17被寻址时，在邻近的交点(x+1,y)、(x-1,y)、(x,y+1)或(x,y-1)处，必须没有电流传输。在这一点上应该理解的是，图10中的二极管18仅仅构成电极11和12之间的交点中的电极装置的整流功能的一个等效模式。
当电压施加到图10的电极矩阵中的x、y电极11和12之间的交点处的功能元件时，即它们承受电场时，功能元件发生例如电阻率、电容或电流/电压特性方面的改变。于是，利用对各个分隔的存储器元件进行写入，当然是对应于具有图8所示的功能元件17的电极装置的存储器元件进行写入，可以实现无源电寻址存储器。也有可能利用作为存储器材料的接触层16本身，借助于改变电极装置中的有源区中的接触层的电学性质，则可以发生并对存储器单元即位点，亦即对分隔的存储器单元进行写入。例如，借助于破坏电导率，使存储器元件中的电极11和12之间不再得到电接触，可以发生写入。这可以用来实现只读存储器(ROM)或WORM型存储器。存储器10也可以实现成使接触层中的电导率逐渐降低。若在预定的步骤中发生这一降低，则各个存储器元件可以存储几位，且图10中的存储器则能够根据给定的多级编码实现在各个存储器单元中的存储。这能够很大程度地提高存储密度。在这一点上，也应该参考上述的挪威专利申请972803。
图8所示的电极装置通常也可以用作根据本发明的数据处理设备中的逻辑器件。这先决条件是采用各个电极装置中的功能元件17，致使能够从一个状态转换到另一个状态，可能在几个状态之间转换，从而能够被用来实现逻辑门或逻辑网络。若图10所示的器件被用来实现RAM或ERASABLE型存储器，当然也会出现同样的情况。纯粹实际上，挪威专利申请973390所公开的器件能够被用来以1平方厘米数量级和完全以薄膜工艺实现存储器。分隔的存储器元件则可以被制成尽实际可能地小，以便得到电极、接触层和功能元件的图形化方法。原则上，无疑接触层中的材料是各向同性的导电材料，但这是基于接触层薄，且电极装置之间，亦即图10的矩阵中的电极11和12之间的交点之间的距离大的条件。若希望具有如图10所示实现的存储器中的高存储密度，则图8所示的电极装置的范围要小，且电极矩阵中的交点要彼此位于非常靠近。在图8的电极装置中，使用各向异性导电材料，确切地说是聚合物材料，则是一个明显的优点。
最后，要指出的是，接触层也可以实现成具有非线性电流/电压特性，并用半导电有机材料，例如半导电聚合物制成。用图9所示结构作为起点，则有可能实现图8中的具有晶体管功能的电极装置。此处将不更详细地讨论它，但下面将结合对可以用来实现根据本发明的数据处理设备中的处理单元和存储单元中的有源元件的晶体管的讨论来指出。在上面，结合图7-10的讨论，主要先决条件是，其中所示的装置被用来实现信息存储功能，亦即实现成存储单元中的存储器。如已经提到的那样，若用在电极之间的逻辑材料或有源材料能够可逆地转换，则无疑它们通常可以被用来实现逻辑器件。此处略去了图7-10所示的装置的制造的进一步讨论，因为对于本技术领域的熟练人员来说，它们部分是众所周知的，而且部分公开在上述的挪威专利申请和其中所引用的文献中，在这一点上通常能够对其进行参考。
现讨论晶体管，确切地说是场效应晶体管(FET)，它可以被用作根据本发明的数据处理设备中的处理单元和/或存储单元中的有源元件，且通常可以被用来实现如用于根据本发明的数据处理设备中的处理器和界面。若第一处理器层被提供成邻近硅衬底，则当然无疑能够用如单片集成电路也可能如混合集成电路那样的集成电路形式的器件，来实现处理器层。基于非晶无机半导体并以薄膜工艺实现的场效应晶体管，可以例如以主要是硅基工艺中的常规单片解决方案被集成。图11示出了具有厚度为10nm的Si:H非晶层形式的有源半导体材料的薄膜晶体管的实施例的例子(D.B.Thomasson & al.,IEEE E1.Dev.Lett.,p.117,vol.18,March 1997)。可以是金属的栅电极21被提供在衬底20中。在此栅电极上提供氮化硅(SiN)形式的隔离层24，而其上提供厚度为10nm的Si:H非晶层形式的有源半导体材料。在有源半导体材料23上分别提供相互分隔的漏和源电极22。它们由不同于栅电极23所用的另一种金属制成。直接提供在衬底S上或邻近提供在衬底S上的处理器界面3的处理器层P的使用，如所示，使得有可能完全用常规半导体工艺，以单片或混合集成电路的形式，实现二种层，且若以基于主要是有机材料的工艺完全实现额外的覆盖处理器和存储器层，则得到根据本发明的数据处理设备的混合解决方案。
同样无疑，所有层，亦即处理器层、存储器层和界面层，被完全以有机薄膜工艺实现。在这一点上，使用图12所示的有机薄膜晶体管应该是方便的(A.Dodabalapur等人，Appl.Phys.Lett.,pp.4227-29,vol.69,December 1996)。此处，使用了非晶有机化合物，例如聚合物或芳香族分子形式的有源半导体材料。栅电极21被提供在衬底20上，并在栅电极上提供绝缘体24，借助于将氧化物涂层涂敷到栅电极的表面来制作，例如借助于对栅电极表面中的材料进行氧化而实现。漏和源电极22被提供在绝缘体层24上，彼此分隔开，并在漏或源电极上提供由有源有机半导体材料组成的层23，它也覆盖栅绝缘体24的暴露部分。有机半导体材料可以是共轭聚合物或芳香族分子。
图11和12所示的以薄膜工艺实现的场效应晶体管具有很小的纵向尺寸，因而可以用于能够从中产生根据本发明的数据处理设备中的处理器单元和存储器单元的很薄的层中。然而，图11和12所示的场效应晶体管是沿水平几何图形实现的，因而将占据层中的相当大的水平表面。若使用以薄膜工艺实现的基于有机材料的具有垂直几何图形的场效应晶体管形式的有源元件，则可以在层中得到更大的器件。
在此处结合为参考并已经转让给本申请人的挪威专利申请980224中，公开了这种场效应晶体管。在衬底20上提供了由导电材料组成的膜22，它构成晶体管中的第一电极。在此膜上提供有隔离材料，它构成第一隔离体25，并在其上提供另一导电材料，它构成晶体管中的第二电极21。在此第二电极21上提供隔离材料25，它构成晶体管中的第二隔离体，并在第二隔离体上提供由导电材料组成的膜22’，它构成晶体管的第三电极。作为场效应晶体管，第一和第三电极22、22’分别构成晶体管的漏电极和源电极，反之亦然。第二电极21构成栅电极。第二和第三电极21、22’以及隔离体25被提供在第一电极22上，致使它们在其上和衬底20上形成垂直台阶，图13中的参考号26指出了其范围。于是，包含第二或第三电极21和22’以及隔离体25的结构仅仅覆盖部分衬底20，且形成第一电极22或衬底上的垂直台阶26的层的水平范围可以在薄膜工艺中实现，被制作得很小，例如几十毫微米。在包括在垂直台阶26中的栅电极25的暴露表面上，提供有隔离材料24，它构成场效应晶体管的栅隔离体。在例如可以是晶体管的源电极的第三电极22’的顶部上、垂直台阶26上、以及向下直到可以是晶体管的漏电极的第一电极22，提供由可以是非晶、多晶或微晶的无机或有机半导体材料的由有源半导体材料组成的层23。
栅电极25被栅隔离体24隔离于有源半导体材料23，以防止电荷注入。基本上垂直的晶体管沟道23’被确定在有源半导体材料23中，并在源电极与漏电极22和22’之间延伸，且如所示基本上邻近垂直台阶26。第一电极22和第三电极22’是否分别应该是漏电极或源电极，这是可选的。依赖于栅电位，将由耗尽模式或增强模式来提供晶体管效应。关于以薄膜工艺制造这种场效应晶体管，应该参考所列出的专利申请。以薄膜工艺实现的场效应晶体管，沿垂直方向应该具有与以薄膜工艺实现的用于根据本发明的数据处理设备的处理器层或存储器层的厚度完全一致的尺寸，但水平范围应该远远小于例如图12所示的薄膜晶体管，从而在所涉及的层中提供更高的器件密度。在此处结合为参考并已经转让给本申请人的美国专利No.5347144(Garnier等人)中，公开了另一种具有薄膜工艺实现的MIS结构的场效应晶体管。其中所示的薄膜工艺实现的MISFET可以被用做根据本发明的数据存储器中的开关或放大器件。此晶体管在源电极与漏电极之间具有半导体薄层。半导体层接触到隔离材料组成的薄膜的表面，用其其它的表面接触到导电的栅电极。半导体材料本身包含至少一种具有确定的分子量的共轭有机化合物。隔离材料组成的薄膜由介电常数至少为5的隔离有机聚合物制成。
结合图11、12和13中的器件的讨论，要理解的是，当所示的器件被包括在根据本发明的数据处理设备中的处理器层P或存储器层M中时，分隔的、现实中具体指出的层是子层。
此外，新近还提出并描述了其它的有源半导电元件，其中的半导体基于有机聚合物或低聚合物。因而通常不难完全用主要由有机材料制成的器件来实现根据本发明的处理单元或存储单元中的数据处理器。
对于本发明，使用其电学性质可以在电磁辐照、粒子辐照或电场的影响下被调制的有机材料，可能是特别有吸引力的。确切地说，借助于施加具有给定强度或频率特性的电磁辐照，在接合到一个或多个主层中之前或之后，产生一个或多个子层或被加工的这种材料组成的分开的层致使包括在主层P、M、MP中的分开的子层在选定的部分，例如由于通过掩模或空间光调制器进行空间调制的外加辐照而获得所需的电学性质，对于本发明是有吸引力的。因此，这种工艺原则上将类似使用普通半导体工艺的光刻工艺。
在本发明中，作为处理器层P或存储器层M的分隔的主层，可以由在被加入主层之前配备有不同的性质的子层构成。在存储器中，可以例如在中央子层中提供存储器材料，并被分隔的电极层环绕，且可以在分隔的子层之间提供分隔的隔离层，例如从图7g看这是明显的。相应地，借助于淀积具有确定性质的子层20、21、22、23，能够例如建立诸如图12的晶体管之类的有源器件。然而，由于在被辐照例如被光接合之前，分隔的子层被分别处理，致使图形化和未图形化的各个子层获得以薄膜工艺实现场效应晶体管所需的电学性质，故可以想象的是，相似于图12的晶体管结构，能够在同一个有机材料中实现。这就是说，第一子层必须是绝缘体，第二子层必须是导体，第三子层必须是半导体，第四子层必须是绝缘体，而最后第五子层再次必须是导体。为了用于本发明，无论涉及到存储器单元或处理器单元，也希望使用有源器件，例如所指出的完全在有机材料例如聚合物中实现的晶体管。同样，产生完全以薄膜聚合物的形式实现的集成电路，是有兴趣的。如上所述，Garnier等人已经开发了一种MIS场效应晶体管，并获得了专利，它基本上完全是以聚合物工艺实现的。能够以同时允许器件集成的薄膜工艺来实现有机场效应晶体管，通常是有兴趣的。
在D.M.de Leeuw等人的论文"Po1ymeric Integrated Circuitsand Light Emitting Diodes",IEDM,pp.331-336(1997)中，公开了一种利用具有所需电学性质的聚合物材料，借助于紫外辐照曝光而完全在聚合物中实现的MISFET的例子。
为了完全在聚合物中制造集成电路，使用了掺杂的导电聚苯胺膜(PANI薄膜)的光化学图形化。这些被溶解在适当的溶剂中，将光引发剂加入到溶液中，然后将溶液淀积在诸如聚酰亚胺膜之类的适当的衬底上。借助于然后通过掩模将PANI膜暴露于深紫外辐照，暴露区中的起初导电的聚苯胺被转换成不导电的无色翠绿亚胺形式。此处的起点因而是导电的聚合物材料，其面电阻开始是每平方1000欧姆(1Kgohm/square)，但暴露之后的面电阻大于每平方1013欧姆(ohm/square)。
以这种方法，可以在其它导电矩阵中产生介电结构。此外，这种薄膜在暴露之后不必整平。
图14示出了根据D.M.de Leeuw等人的MISFET。此处，掺杂的聚苯胺PANI被淀积成聚酰亚胺衬底20上的薄膜22。在通过适当的掩模暴露于紫外光之后，在其它的导电PANI膜23中制作隔离结构25。PANI膜中仍然导电的区域22，分别确定MISFET晶体管中的源和漏电极。PANI膜25不必比200nm更厚，而与聚酰亚胺衬底20的厚度可比拟。在PANI膜22上，再淀积作为一种有机半导体材料的聚噻恩亚乙烯即PTV形式的层23。此PTV层23的厚度通常为50nm，并可以用已知的薄膜淀积工艺来淀积。半导体PTV膜主要确定了图14所示的MISFET晶体管的电气参数。在PTV层上，例如用甩涂淀积的方法，淀积厚度为250nm的聚苯乙烯(PVP)层24。此PVP层24形成场效应晶体管的栅绝缘体，且对紫外辐照和可见光不透明。在PVP层24的顶部上，淀积另一个PANI膜21，并再次用紫外光辐照进行图形化，致使形成图14所示的隔离结构25。区域21仍然是导电的，并形成MISFET结构的栅电极。
若几个这样的晶体管要组合在集成电路中，则必须使用例如晶体管中的源和漏电极与另一个晶体管中的栅电极之间的垂直电流连接。这种垂直电流路径可以机械地实现，但更有吸引力的是使用此处结合为参考文献并已经授予申请人的挪威专利申请980385中提出的方法。在这一专利申请中，给出了用来在对制造工艺提供了大量优点的最初不导电的即介电的材料中就地产生导电结构和半导电结构的方法。这种结构可以用来在薄膜中实现水平和垂直的电流路径，例如用来实现各种各样的薄膜工艺以及进一步用来利用这一工艺实现有源和无源器件。
长期以来，在本技术中已知某些有机大分子、聚合物或甚至生物材料具有可以控制或调制电信号和/或光信号的性质。这种材料即通常所知的分子电子材料。在Z.Y.Hua和G.R.Chen的论文"A newmaterial for optical,electrical and electronic thin filmmemories",Vacuum,Vol.43,no.11,pp.1019-1023(1992)中，公开了这种材料的一个例子。这一材料是一种由用作电子受主分子的具有不同的金属作为电子施主的TCNQ(7,7,8,8-四氰奎宁二甲烷，C12H4N4)组成的有机金属电荷转移复合物M(TCNQ)。这一材料可以在电场或光辐照的影响下以及为了以热或电场形式馈送的能量从高阻抗状态传送到低阻抗状态。此反应是可逆的，致使M(TCNQ)可以用来实现双稳态开关媒质，例如可擦除存储器材料。借助于在诸如Li、Na、K、Ag、Cu或Fe之类的不同的金属中选择电子施主M，得到了对某些光波长灵敏的M(TCNQ)的修正。在例如100-200nm的薄层中，M(TCNQ)具有非线性电流-电压特性，这可以用来实现ROM和RAM。为此目的，M(TCNQ)稳定地和可重复地提供电流控制的双稳态电开关，是特别有兴趣的。在电寻址存储器中，例如高阻抗态可以被用来表示二进制1，而低阻抗态被用来表示二进制0。二种状态之间的转换时间小于400ns。因此，此材料可以被用来实现结合例如图7a-7d所公开和描述的类型的可电寻址的存储器。
然而，为了本发明的目的，在生产过程中和根据所需的功能将子层接合到处理器层P或存储器层M或它们的组合MP中之前，特别希望采用能够以明确的模式和导电程度实现根据本发明的数据处理器的材料。由于此材料的电学性质在包括光子辐照和粒子辐照的辐照、热或电场的影响下，可以可逆地或不可逆地发生转变，故以下这种材料通常被表示为可转变的材料CM。由于电学性质的所需转变将依赖于馈送的能量或外加的电场强度，故利用对辐照或电场的空间调制，可以对材料进行图形化。在上述的挪威专利申请980385中，更详细地描述了这一点。与上述PANI膜形成对比，最好是材料一开始处于介电即不导电状态。材料CM没有受到电场或光的影响的地方，当然会保持其介电性质，从而形成绝缘体，而在受到影响的地方，依赖于转变的程度，可以呈现半导电性质或导电性质。因而在制造过程中，可以稳定地在导电膜中提供具有确定的导电程度和模式的区域，致使它们为此目的地呈现导电并可以被用来形成电极和分隔的子层中的电流路径，或呈现半导电而形成二极管和晶体管的有源区。用作存储器材料时，转变还应该是可逆的，使材料CM形成双稳态电开关，并使上述类型的可电寻址的和可擦除的存储器成为可能，参照结合图7a-7h所示存储器的讨论。材料CM通常是有机材料，例如分子聚合物、低聚合物和聚合物，它们在确定频率范围内的光的影响下，从一开始的第一状态转变到第二状态。当然，要理解的是，第一状态与第二状态之间的转变的特征是导电率程度和模式的改变。
可以指出不同的共轭聚合物作为可以被光的辐照从绝缘状态转变到导电状态的材料的例子，其中同时使用暴露于气体或液体形式的适当的掺杂剂或用对引起它们被辐照转变为共轭聚合物的光具有强的频率选择吸收的染料浸渍的聚苯乙烯(PPV)前体。而且，PPV(DMEO-PPV)的2,5-二甲氧基亚苯基衍生物可以借助于消除其形成的聚电解质膜的反应而从绝缘状态转变为半导电状态。因而用激光辐照将形成完全共轭的链。对于本技术领域的熟练人员，大量的这种有机或聚合物基的材料是众所周知的并列于文献中，因而将再次参照上述的挪威专利申请和其中列出的有关有机基薄膜晶体管的描述的文献。借助于在1000kV Ne+下的离子辐照，用硫鎓盐前体，可以形成半导电的PPV。
图15示出了具有用根据本发明的方法产生的并以薄膜工艺实现的具有4个子层SS1-SS6的导电和半导电结构的正向偏置的pn结。层SS3和SS4包含分别提供在子层SS2和SS5中的电极29之间的有源半导体材料。子层SS3中的有源材料23’是n掺杂的半导体，而子层SS4中的邻近的有源材料23是p掺杂的半导体。层SS2和SS5中的电极29，被层SS1和SS6中的水平导电结构或导电路径27接触。图15的二极管结构中的分隔的层的厚度通常为大约100nm，致使整个结构形成厚度小于1微米的多层结构。二极管结构区的水平范围将取决于产生导电和半导电结构的方法，但利用例如可见光或紫外光，可以得到小于1微米的范围。
图16示意地示出了用于本发明并完全用薄膜工艺中的有机材料实现的MOSFET。栅电极21被提供在子层SS1中，并被连接到水平导电结构27，而子层SS2构成栅绝缘体24。有源半导体材料23被提供在子层SS3中，并与栅电极21对齐(register)。源和漏电极22被提供在随后的子层SS4中。顶层SS5中的水平导电结构分别接触到子层SS4中的源和漏电极22。作为电极和电流路径27，完全可以具有相同的电学性质，水平导电结构27也可以被提供在层SS4中并接触到其中的电极22，致使图16中的MOSFET结构将包含总数为4的子层SS1-SS4。各个子层则具体由导电结构构成，成为介质，或包含半导电结构。这种MOSFET的厚度可以是0.5微米，而诸如可以用本工艺实现的水平面中的范围，最大为几微米到小于1微米。
图16中的MOSFET现在可以被用于逻辑门，例如图17a所示的CMOS工艺中的逻辑倒相器。这种倒相器由分别在NMOSFET和PMOSFET中的漏和源电极的并联连接构成。为此目的，产生垂直导电结构28，并通过所有的子层SS1-SS11和连接到电极22’。来自倒相器的输出信号在这一导电结构28上被传送到图左侧的水平导电结构27。MOSFET的栅电极21经由图右侧的子层SS6中的水平导电结构27接收输入信号。由于栅电极22当然处于相同的电位，故对于其MOSFET在图中被示为以背靠背排列而实现的图17b所示的倒相器，它们可以被共用。如图17b所示，子层SS1和SS11中的垂直导电结构也能够被移动到子层SS2和SS10。图17b的倒相器结构则能够用7个而不是图17a所示的11个子层来构成。所有子层的厚度则将小于1微米，通常实现为厚度大约为0.7微米，而倒相器的水平范围将具有与上面结合图16中的MOSFET结构的讨论所指出的相同的尺寸。
如图16所示的MOSFET结构的有源元件，可以被用于本发明来形成集成电路，例如根据本发明的数据处理设备中的处理器。借助于将具有所需电学性质并完全以有机薄膜工艺实现的结构的子层层叠起来而制作这种集成电路。具体地说，例如用图16所示的晶体管结构，下列例子被连接到以CMOS工艺实现的AND门。
为了便于理解诸如场效应晶体管之类的有源器件如何可以在多层结构中组合成例如逻辑门之类的功能器件，应该参照图18，它示出了以互补MOS工艺(CMOS工艺)实现的AND门的电路图。CMOS AND门分别用增强型的NMOSFET和PMOSFET被实现为开关。二个输入信号A和B被分别传送到PMOS Q1和Q2上的栅电极以及NMOS Q3和Q4上的栅电极。若二个输入信号开关A和B都处于高，则输出信号X为低。此时，Q3和Q4都将接通，而PMOS开关Q1和Q2都将关断，亦即没有电流流动，因而输出信号X走低。相反，若输入信号A或输入信号B为低，或二者都处于低，则由于串联连接的NMOS Q3和Q4中的一个或二者处于关断且无电流流动，相应地PMOS晶体管Q1和Q2将分别被转换为接通，且故输出信号X走高。如可以看到，器件Q1、Q2、Q3、Q4实现了NAND门，而为了实现AND门，必须分别用并联连接的PMOS开关Q2和NMOS开关Q6将NAND门的输出连接到也是以CMOS工艺实现的逻辑倒相器。这是标准的CMOS倒相器，而若其输入信号X为高，则其输出信号X将是输入信号X的反相，因而是低。相反，低的输入信号X将被倒相成高的输出信号X，这对应于到NAND门的输入信号A和B都处于高。换言之，很容易理解，图18所示的电路实现了AND门，且本技术领域的熟练人员能够理解，可以相应地实现具有任何数目的输入的OR和NOR逻辑门。然而，原则上，能够用一种类型的门与一个或多个以CMOS工艺实现的倒相器的组合，例如用图16所示的晶体管结构，来实现所有的布尔函数。
纯粹实际上，能够以图19a-19d所示的薄膜工艺并用对应于图7所示的MOSFET结构，来实现AND门。图19a-19d示出了完全以薄膜工艺实现并具有提供在4个子层SS1、SS3-SS5中的有源和无源器件的AND门。第一子层SS1(图19a)包含栅电极g1-g6，其中的下标指向图18中的MOSFET Q1-Q6的相应下标。输入A和B经由水平导电结构即电流路径27，被分别传送到栅电极g1、g3和g2、g4。相应地，倒相器中的栅电极g5、g6被连接到水平电流路径27。垂直导电结构被表示为28，符号Δ表示从子层SS1沿垂直方向向上延伸。在图19b中，符号Δ和同样表示层SS3中的垂直导电结构28通过此层垂直延伸在其二侧上。垂直层SS3包含具有被分配给并寄存于层SS1中的相应的栅电极g1-g6的有源半导体材料b1-b6的区域。要指出的是，排他性地与也通过此子层延伸在其二侧上的垂直导电结构分隔开的层SS2，由组成实现AND门的MOSFET Q1-Q6的公共栅绝缘体的介电材料构成。当然，层SS2位于SS1与SS3之间，但已经不包括在图中。层SS4(图19c)被提供在层SS3上且临近SS3，并分别包含相应的MOSFET Q1-Q6的源电极s1-s6和漏电极b1-b6。此处用装订线表示位于层SS3中的有源半导体材料d1-d6。垂直电流路径28也延伸通过层SS4到其二侧，并如图14d所示接触到子层SS5中的水平电流路径27。这一水平电流路径27d对应于相应的MOSFET Q2、Q3的漏电极d2与d3之间的连接，而且还被连接到Q1上的漏电极d1。另一个水平电流路径27实现了Q3上的源电极s1与Q4上的漏电极d4之间的串联连接。源电极s4和s6被接地于另一个水平导电结构27上，而层SS5中离右边最远的水平导电结构27被馈以电压Vdd，并连接分别在Q1、Q2和Q5上的源电极s1、s2、s5。图19d中最上部的另一个水平电流路径27，构成Q5、Q6上的漏电极d5、d6与用X表示的输出线之间的并联连接。来自Q1、Q2、Q3、Q4组成的NAND门的被倒相的输出信号X，被传送到垂直电流路径28上。图20示意地示出了图19中的各个层如何出现在层叠结构中，此处包括具有栅绝缘体的层SS2。但为清晰起见，叠层被分解成其分隔的子层SS1-SS5，但具有正确的对齐(registration)，并用装订线表示垂直电流路径28通过所有子层的过程。用提供在下方未示出的介电层上的栅电极层SS1-SS5，图11所示的整个AND结构可以具有0.75微米的厚度和大约100平方微米(12×8平方微米)的面积。因此，结构的体积为大约75立方微米。用保守的空间解决方法，这意味着在1平方毫米的面积上可以实现大约1万个这种逻辑门，且厚度将远低于1微米。相应地所度量的电流路径27和28的总长度变成60微米。
借助于如图21所示垂直地层叠MOSFET结构，可以获得电流路径长度的缩短和AND门结构的明显简化。再次使用了与图19和20相同的参考号，并可看到，垂直AND门结构利用了晶体管Q1和Q3的栅电极g1和g3处于相同的公共电位、Q2和Q4的栅电极g2和g4处于另一个公共电位、而Q5和Q6的栅电极g5和g6处于第三公共电位的事实。因此，晶体管Q1-Q6以成对的背靠背结构的形式，由相应的MOSFET结构Q1和Q3；Q2和Q4；Q5和Q6的公共栅电极g1和g3；g2和g4；g5和g6实现。各个成对连接的MOSFET结构被提供在隔离层上，在图21中，此隔离层在各个MOSFET结构中位于Q3下方、Q1与Q4之间、和Q2与Q5之间。当然，栅电极g也隔离于有源半导体材料，但未明显地表示包含各个栅绝缘体的隔离层。图19和20中的水平电流路径现在被延伸通过各个层并提供与图18中的等效电路所示相同的连接的垂直电流路径基本上代替。特别示出了也垂直地实现在图20的结构中的电流路径28，而且，如可以看到的那样，如上所述，用Q2和Q3上的漏电极d2和d3以及Q1上的漏电极d1之间的连接，来连接Q5和Q6上的栅电极g5和g6。
图21a中的包括衬底1的垂直AND门结构，通常由总共30个子层产生，其中6个比较厚的隔离层组成栅绝缘体，而3个相应地厚的隔离层将MOSFET的成对的组合相互隔离。以与结合图20的讨论相同的尺寸，图21a中的整个叠层结构因而具有大约3.6微米的厚度，并被提供在16平方微米的面积上。此处还可以在与图21b所示相同的层中提供源和漏电极s和d的电流路径，且图21b的结构的总体积变成大约50立方微米，相对于图20的结构减小了三分之一的体积。但最重要的是，图20的结构中的电流路径的长度为大约50微米，在最佳实施例的图21a和21b的结构中将远小于20微米，意味着减小了大约60％以上。在这一点上，应该特别理解图21a和21b是示意的，且垂直电流路径在水平面中被相互移位以便看得更清楚。但它们可以位于同一个平面内，平行于结构的一个侧表面。
在当前的薄膜工艺的范围内，使用上述的工艺，以便借助于对可逆的有机材料进行辐照来产生薄膜中的导电结构和半导电结构，完全有可能减小沿水平方向的线性尺寸，致使元件密度至少可以提高一个数量级。这意味着图20的结构可以在1平方毫米上实现大约10万个所示类型的逻辑门，且层的厚度远小于1微米，而图21a和21b的结构在同样的面积上可能实现大约60万个门，形状因子稍好，致使相对于图20的结构的器件密度，器件密度的提高大约为30％。如所指出的那样，这种元件密度的改善的唯一原因是面积密度的一个数量级的改善，且由于用当前的工艺看来能够达到的大约0.2微米的间距，而可能没有上限，有可能提高面积密度二个数量级，因而能够在厚度约为0.5微米的1平方毫米的层中提供100万个逻辑门。
根据本发明的数据处理器最好以例如硅组成的且其上随后有以兼容的无机半导体工艺实现的层的结晶半导体衬底上的叠层的形式来建立。此第一层最好可以是处理器层P或构成处理器界面或处理器层与处理器界面的组合，因为后者可以有助于以另一个例如有机工艺实现的并提供在处理器层P中或组合的处理器与存储器层MP中的层叠在实现在常规无机半导体工艺中的底层上的多处理器网络的受到控制的即动态的连接。于是得到混合的无机/有机实施例，其结构使得能够得到与其它提供在无机半导体层上的叠层中的基于非晶和多晶材料的处理器和存储器组合的高速处理器电路。完成的数据处理器于是将呈现为混合型，并包括例如基于硅，但可能也基于砷化镓工艺的常规半导体工艺，此外，还使用有机材料和用本身已知的淀积、图形化和物理-化学加工方法在这种材料中产生各个处理器层和存储器层P、M、MP的适当的工艺。这种混合实施例的重要特点是，可以在硅工艺的标准生产线中安全地即无来自有机材料的污染地在衬底中制造例如硅基电路。由有机材料制成的各个层可以被用于专用生产线的后续工艺步骤中。
即使根据本发明，最好能够用光转换方法来产生各个层、电流源和电流路径之间的连接，亦即，开始的有机介电有机层材料中的导电的水平和垂直结构的产生，当然也能够以更传统的方法，例如利用包括腐蚀和冲压等的光刻或机械工艺，来产生电连接。
纯粹就制造工艺而言，在混合无机/有机实施例或完全有机实施例中，在完成产生导电的和半导电结构的所需操作之后，由有机材料组成的层都可以被淀积成叠层结构。可以例如用例如薄膜光转换的工艺在连续线中产生分隔的层和子层，然后各个层被层叠到一起以形成叠层结构。光转换也可以发生在已经层叠的未加工的层中，但这要预先假设叠层包含了各个层中的材料是有光谱选择性的各个层，致使仅仅被对分隔的层特定的而且逐层变化的波长范围内的辐照所转换。光转换则必须从叠层中的最下层开始。但这种方法将限制可以被层叠的层的数目。
若层的加工分隔地发生在连续线中，其中线中各个步骤中的各个层即子层通过不同的加工过程，则子层可以被接合到主层，且主层可以被接合到叠层结构，其数目可以尽实际可能地大。有机材料在各个层中的使用以及光转换工艺，使得制造远远比当前无机半导体工艺情况下更简单而便宜。使用卷轴到卷轴加工，使得生产能够大批量和高速进行而没有明显的尺寸限制。在分隔的子层接合成主层以及各个主层接合成叠层结构的过程中，为了确保分隔的层中的垂直导电结构互相记录和例如电极和有源半导体器件中的有源半导体材料也这样做，各个层之间的对齐是很重要的。对齐精度的要求可以由导电和半导电结构的制造中可以实现的间距来给定，但也可以实际上利用例如干涉方法或利用机械或电学毫微工艺来解决。但用来实现根据本发明的数据处理器的生产方法超越了本发明的范围，但在专利公开和申请中列出的参考文献中，描述了某些相关的工艺，并被认为列为参考。
根据本发明的数据处理器完全消除了包含有源元件的所有功能单元都必须能够寻址衬底的缺点。这对于为设计者开创的可能性具有惊人的结果，根据本发明的数据处理器从而能够实现具有性能方面的优点的数据处理器的全新的解决。
于是，根据本发明的数据处理设备，由于对可以使用多少处理器和存储器层P、M和它们的组合MP原则上没有限制，故在功能分级的第一级上原则上是无限可调节的。在功能分级的第二级上，由于数据处理器可以用所需数目的处理器来实现，同时叠层结构和垂直导电结构中的各个层的使用使得有可能得到并行工作的处理器网络的最佳互连，故可调节性同样无限制。相应地，功能分级的第二级也为包括在存储单元中的不同的存储器类型提供了无限的可调节性，且由于最好各个RAM被指定一个专用的处理器以便优化数据的存取并将其传送到中央处理单元，故RAM与大容量存储器之间的差别原则上将仅仅依赖于如何进行寻址。垂直电流路径的使用再次最佳地提供了短的信号路径，并将基本上消除使用现有技术时出现的等待时间问题。最后，功能分级的第三级上的数据处理器使得能够利用垂直结构提供分隔的存储器单元或处理器的最佳结构，无论它们是用来实现处理器结构还是存储器结构。确切地说，借助于在第二级上使用并行工作的处理器并连接到能够实现三维公共处理器的网络中的最佳互连的处理器，或在分隔的处理器中使用可调节的分层，例如用流水线处理器中的“超级流水线”，或使用基于具有原则上无限比例和最佳互连的重复，功能分级的第二和第三级都提供了可调节加工的可能性。确切地说，根据本发明的数据处理器简化了薄片间存储器的使用，这是一种具有降低了的等待时间和提高了的性能的插入在存储器层P之间的存储器层M，或组合的存储器和处理器层MP。这意味着根据本发明的数据处理设备提供了用来实现所有类型的MIMD结构，亦即使用MIMD过程(多指令，多数据)的计算机结构的独一无二的可能性。
下面将概述根据本发明的数据处理设备如何可以被用来实现可调节的MIMD结构以及IRAM概念如何可以被用来容忍和隐藏等待时间以及可能出现在可调节(scaleable)的数据处理器中的停机时间。
如上所述，在实现特定的处理器或存储器结构的功能层次上的第三层上，基本上也可以得到调节。关于根据本发明的数据处理设备中的存储器单元，由于它们物理上是基于相同的原理，故分隔的存储器类型之间没有属性的差别。功能分级的第二级上的存储器单元中的存储器的结构，将确定各个存储器是实现为RAM还是大容量存储器。RAM与大容量存储器之间的差别因而是所用的尺寸或寻址模式。原则上，RAM可以被制成例如无限大，且通常在根据本发明的数据处理设备中将使用分别存储100兆字节到1千兆字节的RAM。这种大小的RAM意味着存储在RAM中的数据的存取和寻址将要求处理器容量的大部分，并以正常的长存取时间，已经在这一阶段出现了等待时间问题。借助于实现具有用来存取和恢复数据的专用处理器的数据处理设备中的各个RAM，形成处理单元中的中央处理器即CPU的处理器，可以仅仅被用于数据处理工作，并排他性地用来执行基于指令的操作。这种方案实现了IRAM概念，下面将稍微更详细地讨论这一点。
下面表示为CPU的处理单元中的处理器的结构，超越了本发明的范围，但要理解的是，功能分级的第三级上的数据处理设备可以实现大多数已知形式的CPU，包括基于并行结构的CPU。为了本发明的目的，例如用采用数据并行的向量结构的处理器来组合数据并行和功能并行，而功能并行利用流水线结构同时实现，可能是特别适当的。图22示意地示出了这一点，同时还示出了利用重复的并行论的概念。大量流水线PL1、PL2、…、PLm各由执行单元EU1、EU2、…构成。不同组的输入数据Din被传送到各个分隔的流水线，并根据涉及到的流水线PL中的各个步骤中的各个执行单元EU1、EU2、…中的特定指令I1、I2、…而被处理，输出一组输出数据Dout。各组输入数据被连续加载，致使执行流水线PL中的第一阶段的执行EU1中的指令I1之后，数据组进一步传送到根据指令I2执行的下一个执行单元EU2，等等。同时，新的数据组被连续送到各个分隔的流水线PL，以这种方式执行数据处理操作，无异于基于装配线工艺的生产过程。此处理器包含大量都并行工作的流水线PL。这引入了并行论的一个新概念，亦即重复。此时，借助于大量存在且并行工作的功能单元即流水线PL的重复，也得到并行。在这一点上，要指出的是，避免例如功能单元，此时即流水线之间缺乏并行造成的等待时间，将是重要的，另外还有由所谓RAW有关的(写后读有关的)指令的处理引起的等待时间。等待时间的这种形式是固有的，处理速度因而借助于重复形式的大量并行而得到。最后，要指出的是，从逻辑观点看，例如对于整数或浮点数上的操作，或对于执行存储器存取和存储，将出现不同的流水线类型。根据流水线的逻辑类型，涉及到的流水线中的阶段的数目要变化，且例如处理整数指令或逻辑指令的流水线通常包含4-6个阶段，而执行浮点数操作的流水线通常有更多的几个步骤。还可以指出的是，已知多功能流水线，其中所有类型的指令，整数指令、浮点数指令和逻辑指令，都在同一个物理流水线中被处理，当包含许多阶段和执行单元，亦即10-15个或更多时，被称为超级流水线。
本发明的目的有兴趣的是，数据处理设备的分层实施例能够实现具有大量实现为垂直结构的重复的流水线的微处理器，亦即，各个流水线延伸到涉及到的处理器层中的大量子层。各个流水线PL中的分隔的执行单元EU能够相似地用基本上垂直的结构来构成，例如，它们可以包含很相似于图20所示实现的逻辑门。
可以适合于本发明使用的不同的处理器结构的实现，如所述不在本发明的范围内，但要指出的是，通常在功能分级的第三级上存在实现所需处理器结构的几乎无限的可能性，无论基于数据并行或功能并行概念或利用重复和组合流水线。
确切地说，本发明的目的是能够在线程级或进程级实现并行结构。这意味着根据本发明的数据处理设备被实现为MIMD计算机。MIMD计算机由于能够利用一组处理器在数据集上自主操作而没有任何结构性质的限制，而成为最通用的并行计算机种类。由于线程和进程二者都可以被视为一系列指令，故线程并行和进程并行二者构成了功能并行的子类。但线程在进程中产生且属于进程。进程中产生的所有线程共用进程的资源，确切地说是基地址。换言之，进程线程模型具有比线程模型本身更细粒度的分布模型。通常，MIMD并行计算机被视为代表了未来的数据技术，而且这一观点已经在集成电路工艺的进展中占主导，它使得有可能比较简单而低成本制造可以连接到多处理器系统中的微处理器。在90年代的后半期，已经制造了具有1000个以上处理器的大量并行系统形式的MIMD计算机。这些系统被作为规则，称为可调节的并行计算机。根据本发明的数据处理设备，由于可以在分级的第一级发生调节，而完全适合于实现这种可调节的MIMD并行计算机，亦即，可以用大量的处理器层和相应地所调节数目的存储器层来实现计算机，并在功能分级的第二级上，能够利用提供最佳互连的网络布局得到存储器和处理器的可能分布。于是不必要求用例如上述类型的并行结构实现处理器本身。MIMD计算机结构代表了冯·诺依曼(von Neumann)计算机的天然的一代，其最简单的形式由连接到单个存储器模块的单个处理器组成。若冯·诺依曼(von Neumann)计算机被扩展到包含几个处理器和存储器模块，则基本上有二种变种。第一变种由重复处理器/存储器对构成，并连接在耦合网络中作为分开的处理元件。各个处理元件都不能够对另一个处理元件中的存储器模块进行直接存取。这种MIMD计算机被称为具有分布存储器系统的MIMD结构或信息传送MIMD结构，并可以具有图23所示的结构，其中PE表示处理元件或节点，MM表示存储器，而CPU表示处理器，所有节点PE0、…、PEn被连接到耦合网络CN。图24示出了第三代多计算机构造中的处理元件PE的更实际的构造，SW表示开关单元，CP表示通信处理器。即使根据本发明的数据处理设备完全适合于用来实现这种结构，例如借助于在组合的MP层中产生多个节点PE以及实现成延伸通过MP层的垂直结构的开关单元SW，这种结构的缺点在于仅仅处理元件PE调节(scale)，致使存储器MM与处理器CPU彼此不独立地调节，这对于大量的目的可能强烈地影响数据处理设备的灵活性。
第二变种是分别在分开的处理器层P中或在分开的存储器层M中或在组合的处理器和存储器层MP中制作一组处理器和存储器。任何处理器CPU将能够存取开关网络SN上的任何存储器模块MM，图25示出了这一点。存储器模块组MM0、MM1、…确定被所有处理器CPU0、CPU1、…共用的全局地址空间。这种并行结构被称为具有共用的存储器系统的MIMD计算机，且通常表示为多处理器系统，而普遍被称为具有多计算机的分布存储器系统的MIMD结构。但由于后者也能够被集成在根据本发明的数据处理设备上，故后者的命名较不准确，或许最好专供连接在网络中的物理上分隔的数据处理设备之用。依赖于布局，MIMD结构中的开关网络可以被分类成静态或动态网络。在静态网络中，开关单元被永久连接，且通常实现为直接线即点到点的连接。通常，具有分散存储器系统的MIMD结构可以基于静态网络，而动态网络主要被用于多处理器计算机，亦即具有共用的存储器系统的MIMD结构。在具有分布的存储器系统的MIMD结构中，网络主要被传输可以是任何长度的完整的信息所占据，因而在这种系统中，信息传输协议是很重要的。在具有共用的存储器系统的MIMD结构中，短而频繁的存储器存取是此网络共用的特征。具有分布的存储器系统的MIMD提供了编程中的特有问题，而具有共用存储器的MIMD结构，由于二个或更多个处理器通信时不必分隔编码或数据，也不必物理上移动数据，故通常是容易可编程的。具有共用存储器系统的MIMD结构的缺点是同步和存储器冲突造成的可调节性问题，这是一个随处理器数目而增大的问题。由于等待时间问题和通常对RAM容量的限制，已经证明存储器容量亦即RAM容量的相应的调节是困难的。
由于根据本发明的数据处理设备可以在所有功能级上调节，故非常适合于普通工艺的实现以便克服具有共用存储器系统的MIMD结构中的可调节性问题。首先，提供高传送速率和低等待时间的开关网络的使用，非常有助于改善可调节性。而且已经提出，利用所谓超高速缓冲存储器的特别小的局部存储器，普通共用存储器系统将被延伸成一种在许多情况下仅仅能够借助于存取位于处理器(CPU)中的超高速缓冲存储器中的局部数据来执行的过程。不幸的是，不总是这种情况，此外还产生新的问题，即所谓超高速缓冲存储器相干问题，进一步限制了基于超高速缓冲存储器系统的性能。根据本发明，借助于或多或少放弃分开的CPU中的局部存储器而代之以建立IRAM概念，很好地照顾了这一点，其中专用的处理器被连接到各个IRAM，并在与共用处理器总线上的所有处理器CPU和存取处理器通信的控制和通信处理器的控制下，被排他性地用来存取和恢复数据。再次用根据本发明的数据处理设备的层状连接，利用使最佳互连成为可能的水平和垂直导电结构，以有利的方式确保了通信和路由选择的足够的容量。下面将稍许更详细地讨论这一点。控制和通信处理器、公共处理器总线和与之连接的IRAM系统的使用，还使得有可能实现所谓的虚拟共用存储器系统或分布共用存储器结构。一方面，这种结构形式代表一种分布存储器系统，但存储器地址空间的组织仍然是局部存储器，亦即所有RAM，它能够被存取、形成全局地址空间的元件，致使处理单元中的各个单个中央处理器能够存取分开的RAM，且若有需要，能够存取处理器总线上任何其它处理器中的可能的局部存储器。最后，要指出的是，在所有可调节的多处理器系统中，有二个必须解决的基本问题；亦即，第一，当从远处装载时的容忍和隐藏等待时间的能力，第二，容忍和隐藏同步错误造成的停机时间的能力。利用根据本发明的数据处理设备中的具有共用存储器系统的MIMD结构，可以以简单的方式，用IRAM概念以及薄片间处理器层和存储器层，可能用普通处理器层和存储器层以及被网络共用的快速控制和通信处理器控制的数据传送，可以处置第一问题。已经提出了这些问题的其它解决方法，并被用于已知的计算机中，例如以成功的方式使用多线程结构和快速上下文切换机制，能够解决从远处装载中的等待时间问题以及同步中的等待时间问题。这一方法已经导致多线程计算机的构造，但此处不进一步描述。可调节的并行计算机的另一个也是主要的问题是I/O设备和I/O进程的有效处理。当要在I/O设备和远距离处理器之间传送大的数据量时，首先出现这一问题。
在根据本发明的数据处理设备中，由于所有功能级上的几乎无限的调节可能性，因此假设这一部分未解决的问题较不重要。大数据量的传送将主要包含已经处理过的数据向外部存储器和外围设备例如显示器的传送。
用共用的存储器系统实现MIMD结构意味着不管所使用的存储器模块的数目，也不管这些存储器模块如何与处理器连接，所有存储器模块的地址空间都被联合到系统中所有CPU随时可得到的全局地址空间中。CPU和存储器的开关网络因而必须实现成动态网络，致使可以提供所有CPU之间或任何一个CPU与RAM之间的暂时的连接。纯粹实际上，最好利用允许存储器的RAM模块中的RAM能够以多种方法分布的三维多总线系统来得到，例如在薄片间的存储器层M中，或在组合的存储器和处理器层MP中，各个RAM被实现为IRAM并经由其专用处理器被连接到总线。所有RAM总线则被公共的控制和通信处理器控制。利用超高速缓冲存储器，已经证明，利用三维多总线系统难以保持超高速缓冲存储器的相干性，但IRAM概念意味着专用于分开的CPU的局部存储器能够被放弃(renounce)，同时将或多或少消除或隐藏与远距离装载有关的等待时间问题。由于根据本发明的数据处理器使得能够实现三维总线和网络布局，故将有可能实现具有最佳互连的动态开关网络。原则上，非常大量的处理器现在都可以彼此动态连接。依赖于数据处理设备的物理尺寸，有可能实现具有RAM容量的适当调整的具有几十个可以用完成的连接动态连接的处理器的处理单元。比之以几千个处理器实现的Cray型超级计算机，这或许不是一个给人深刻印象的数目，但人们必须考虑到根据本发明的计算机的物理尺寸，它基本上被设想实现成具有对应于PCMCIA卡的规范的形状因素和能够以一个TFLOPS或更高的处理速度运行的可能性。
预计第四代计算机中的三个主要类型的MIMD结构或多或少要集中于一点。因此，第四代计算机将包含取自具有分布存储器系统的计算机、具有共用存储器系统的计算机和多线程计算机的概念。更确切地说，预计有可能组合使用路由、超高速缓冲存储器和编列目录的多线程处理器。在根据本发明的数据处理设备中，使用IRAM概念以及薄片间处理器层和存储器层，可能组合的处理器层和存储器层，以及广泛使用通信三维结构的存储器单元的RAM的物理实现，以及元件的实现，完全能够消除超高速缓冲存储器的使用，从而得到超高速缓冲存储器的相干性而不引起等待时间问题。然而，可想而知，分开的CPU中的功能单元可以用局部专用存储器来实现，例如物理上实现为各个功能单元中的集成数据指令缓冲器，以便提高处理速度。
如已经指出的那样，IRAM概念可以被用在根据本发明的数据处理设备中，最好使专用的处理器被分配给各个分开的RAM，并与此RAM连接，其唯一的任务是在其中存取和恢复，而处理单元的CPU将完全自由地用来排他性地处置逻辑运算和算术运算的执行。图26示出了组合的IRAM和CPU布局的基本实现，此图分解成分开的层，示出了根据本发明的数据处理设备中的处理器/IRAM模块。要理解的是，此处所示的实施例基本上对应于功能分级的第一和第二级上的结构。在图26中，最下层构成衬底S，并包含处理器界面3，此处被示为组合的控制与通信处理器30。控制与通信处理器30经由处理器总线4被连接到I/O电路31，它又被连接到I/O界面8，以便实现与外部设备和外围设备的通信。信号线33还将控制与通信处理器30连接到I/O电路31。另一个电路32被提供在衬底S上，并类似地连接到处理器总线4上的控制与通信处理器30。这一另外的电路32根据需要可以实现成专用电路，例如以可编程的编码译码电路的形式。控制与通信电路30上的符号Δ表示处理器总线4被作为垂直总线进一步传送到提供在衬底S上的第一处理器层P1，其中处理器总线4被分支成互连提供在层P1中的微处理器即CPU 5并具有控制与通信处理器30的水平总线。这确保了此处示为4个但决不局限于这一数目的微处理器5能够并行工作。在第一处理器层P1上，邻近地提供有经由处理器总线4连接到层P1的第二处理器层P2。如图26所示，在处理器层P2中，提供了大量专用处理器34，并被用来对提供在存储器层M中的大量RAM 6进行存取。这经由提供在分开的未更精确地表示的处理器层P2与存储器层M之间的薄片间层中的存储器/处理器界面7而发生。各个IRAM处理器34位于与存储器层M中的RAM 6连接的且排他性地用来存取和检索唯一地指定的RAM中的数据和用来将处理器总线4上的检索的数据传送到其中进行处理的微处理器的各个指定的界面7上。在这一点上，要理解的是，此处假设构造成三维处理器总线的处理器总线4，可以被实现为具有此处未示出的开关和多路复用器。
处理器层P1和P2实现了处理器模块，而处理器层P2、具有界面7的薄片间层和RAM层M实现了根据本发明的数据处理器中的IRAM模块。当然，要理解的是，图中所示的IRAM处理器7和指定的RAM 6的数目不必分别局限于8，而是可以各包含或多或少的数目。各个RAM6还能够包含宽度例如至少为1Kb的存储器端口，或由具有其自己相等宽度的存储器端口的几个存储器组构成。原则上，IRAM模块提供的存储器带宽是存储器端口数目、端口宽度和端口频率的乘积。处理器层P2中的处理器总线4将水平总线上的各个IRAM处理器连接到一起，而IRAM处理器34经由界面7到RAM 6之间的连接可以完全被制作成层P2和M中的垂直导电结构，构成根据本发明的数据处理设备中的IRAM模块。参照图5，在层M中是互连在水平存储器总线37上并经由垂直存储器总线2导向未示出的存储器界面1的其它各个RAM6。存储器界面1提供到此处未示出的提供在例如可以实现根据本发明的数据处理设备中的存储单元中的大容量存储器的未示出的存储器层中的其它存储器的连接。这一存储器界面1还有其自己的I/O界面9，用来将数据直接装载到存储单元，在所指出的图5中示出了这一点。处理器总线4还经由图中36表示的垂直总线被连接到存储器界面9。而且，各个层中的菱形符号35指出了此处处理器总线4如何形成垂直延伸通过涉及到的层的垂直结构。
图26的实施例示出了功能分级的第二级上的重复的例子，亦即用来实现具有共用的存储器系统的MIMD结构的多处理器解决办法，如上所述和图25原则上所示那样。所有的处理器5、34可以经由控制与通信处理器30被互连，致使得到完全的连接。处理器层P1中的各个微处理器CPU可以在用来存取和检索RAM 6中的数据的各个IRAM处理器34之间被自由地转换。存储器层M中的所有RAM 6因而构成处理器层P1中的各个微处理器5的全局地址空间。处理器总线4和界面7的垂直区中的垂直导电结构的广泛使用还有助于缩短等待时间。
图26所示的数据处理设备的实施例可以被用于卡格式或承受其它方便的形状因子。衬底S最好可以用以常规无机半导体工艺制作的硅和化合物来制成，它与完全以有机材料，例如聚合物实现的处理器层和存储器层一起，意味着除数据处理器外，也完全可以用有机材料实现混合无机/有机结构解决办法。利用适当的形状因子，硅衬底能够被一个或多个沿层状叠层结构的各个侧边沿提供的硅平板代替。以无机半导体工艺实现的电路和元件能够被提供在侧平板中，并经由至少一层最好是更多层中的边沿电连接，被连接到各个层中的导电结构。
如最佳实施例的上述例子中所示，实际应用的数据处理设备可以被连接到I/O设备和外部及外围设备，例如键盘、诸如CD-ROM之类的常规存储器、以及盘存储器或显示器。然而，无疑根据本发明的数据处理设备是以例如内建显示器实现的。若数据处理设备实现于卡格式，则显示器可以被提供在卡的顶部并与衬底相对的层中，从而以全有机工艺实现。这种显示器可以用结合图8-10所示和指出的工艺来实现。此时，显示器的分开的象素将对应于为此目的实现为光发射元件的图8a-c中的电极装置中的功能元件17。在这一点上，再次应该参照上面列出的挪威专利申请973390。根据本发明的数据处理设备可以用附加的电源来驱动，并用未示出的例如结合衬底提供的接触装置和驱动装置来提供。然而，使用专有的、分开的或内建的电源，例如以使用卡格式的薄的平面电池的形式，无疑能够位于其自己的电源模块中，例如在衬底S的底侧上。
由于根据本发明的数据处理设备在功能分级的第二级上也是完全可调节的，故实际上对可以提供的CPU 5和RAM 6的数目没有限制。然而，要理解的是，由于数据可以从RAM层中的RAM 6取出到CPU 5，故在RAM和CPU之间不必要有一对一的对应。同时，用于RAM存取的专用处理器34实现了IRAM概念，且此处当然是RAM6与存取处理器34之间的一对一对应。
构成根据本发明的数据处理设备的基础的可调节概念可以与结合提出的IRAM系统的讨论的介绍中给出的参数相结合。若例如假设根据本发明的数据处理设备以对应于PCMCIA卡亦即信用卡尺寸的形状因子实现，PCMCIAⅠ型的厚度为3.3mm,Ⅱ型为5mm，而Ⅲ型为10.5mm，则有可能实现千兆字节容量的RAM和千千兆字节(Tbyte)容量的大容量存储器。在功能分级的第一级上，则在这种卡结构中可能实现有大约1000个到几千个处理器层和存储器层P、M、MP，并具有用于并行处理的大量智能RAM(IRAM)。原则上，各个分开的处理器或甚至其执行单元，可以动态地直接指定给RAM。产生所谓虚拟分布存储器系统，将提供具有虚拟局部地址空间的各个分开的CPU，因而能够组合具有分布存储器系统的MIMD结构与具有共用存储器系统的MIMD结构的优点，并提供无冲突的全局物理地址空间。其含义是可以简单地实现每秒几千千兆字节范围内的存储器带宽。同时，例如具有10万个并行浮点数流水线的数据和功能并行CPU结构的组合，提供了大约1 TFLOPS的理论处理速度。总而言之，由于RAM容量与处理器容量成比例并由于叠层中组合垂直和水平结构的无限可能性而仍然保持最佳互连，故本发明的存储器容量是无限的。例如构造成Ⅰ型PCMCIA卡的根据本发明的数据处理设备，将具有由1000个叠层组成的大容量存储器、各个层中的100平方毫米的面积、和能够存储例如相当于100万本250页的普通书籍的1.25×1012字节(1.25千千兆字节)的每平方毫米1000万位的存储密度。若例如已经商业化为FAST VideoTransfer的由本申请人的子公司即奥斯陆的FastSearch & Transfer AS公司开发的数据压缩技术，则以标准视频格式压缩的1500夜长度以上的电影，可以例如被存储在根据本发明的数据处理设备中，用于以后译码和显示。
然而，要指出的是，根据本发明的数据处理设备绝对不必须实现为PCMCIA卡。相反，能够被给出一个适当的形状因子，以便例如实现为柔性薄片或任何长度的带，但可能具有几层，或完全用有机材料而不用任何混合方法。
总之，首先实现成诸如PCMCIA之类的标准卡格式的根据本发明的数据处理设备，提供了第一个具有完全便携性的现实的个人计算机，根据选择，它可以被连接到诸如显示器、键盘和打印机之类的各处的适当的外围单元，并具有远超过所有已知计算机也包括所谓的超级计算机的有关处理器性能和存取时间的容量。由于根据本发明的数据处理设备的生产成本决不是过高的，相反，预计其成本将远低于当前的PC，它将代表关于数据技术的目前概念的示范性转变，并提供了甚至在个性化和完全个人范围中的数据处理的几乎无限的可能性。
权利要求
1．一种可调节的集成数据处理设备，确切地说是一种微计算机，它包含处理单元和存储单元，其中的处理单元包含一个或多个处理器，其中的存储单元包含一个或多个存储器，且其中数据处理设备被提供在载体衬底上(S)，其特征是，该数据处理设备包含相互邻近的基本上平行的叠层(P、M、MP)，处理单元和存储单元被提供在一个或多个层中，分开的各个层配备有选定组合中的选定数目的处理器和存储器，各个层包含在形成该层中的内部电连接的层水平导电结构中或其上，以及各个层还包含提供到其它层和到该数据处理设备外部的电连接的电结构。
2．根据权利要求1的可调节的集成数据处理设备，其特征是以下列工艺，以大量子层的形式实现一个或多个层在功能分级的第一级上，功能上构成一个或多个层作为组合的处理器和存储器层(MP)，或者一个或多个层主要作为处理器层(P)，或者一个或多个层主要作为存储器层(M)。
3．根据权利要求2的可调节的集成数据处理设备，其特征是层(P,MP)中的处理单元被功能上构造在功能分级的第二级上作为一个或多个处理器(5)或者一个或多个处理器(5)的部分，至少一个处理器构成数据处理设备中的中央处理单元或微处理器(5)，而可能其它处理器可选地被分别构成控制和/或通信处理器。
4．根据权利要求3的可调节的集成数据处理设备，其特征是中央处理单元(5)被功能上构造在功能分级的第三级上作为具有几个提供在同一个层(P,MP)中或者二个或更多个层(P,MP)中或者这些层组成的子层中的并行工作的执行单元的并行处理器，以便提供最佳的互连布局。
5．根据权利要求2的可调节的集成数据处理设备，其中提供了多于一个的中央处理单元，其特征是各个中央处理单元(5)被相互连接，并被用于并行工作，并被提供在同一个层(P,MP)中或者在二个或更多个层(P,MP)中，以便提供最佳的互连布局。
6．根据权利要求3的可调节的集成数据处理设备，其特征是层(M,MP)中的存储单元被功能上构造在功能分级的第二级上作为一个或多个存储器或者一个或多个存储器的部分，至少一个存储器构成RAM(6)，并被连接到至少该数据处理设备的一个中央处理单元或微处理器(5)，而可能其它存储器被可选地分别构成高速存储器、ROM、WORM、ERASABLE和REWRITEABLE。
7．根据权利要求6的可调节的集成数据处理设备，其特征是二个或更多个RAM(6)被连接到中央处理单元，并分别被指定给中央处理单元(5)中的二个或更多个子单元，RAM(6)和各个子单元被分布在一个或更多个层(P,M,MP)中的选定的组合中，以便提供最佳的互连布局。
8．根据权利要求6的可调节的集成数据处理设备，其中二个或更多个中央处理单元(5)被连接到一个或更多个公共RAM(6)，其特征是各个中央处理单元被提供在相互邻近的层(P,MP)中，或者被分布在二个或更多个层(P,MP)之间的选定的组合中，且公共RAM被提供在一个或更多个中央处理层(P,MP)中的选定的组合中和/或邻近中央处理层或插入在其间的一个或更多个存储器层(M)中，以便提供最佳的互连布局。
9．根据权利要求6的可调节的集成数据处理设备，其特征是至少一部分存储单元构成大容量存储器，此大容量存储器被可选地构造成RAM、ROM、WORM、ERASABLE或REWRITEABLE、或它们的组合。
10．根据权利要求2的可调节的集成数据处理设备，其中的数据处理单元包含几个处理器层(P)和几个存储器层(M)，其特征是为了缩短其间的信号路径，存储器层(M)和处理器层(P)被插入在后者之间。
11．根据权利要求1的可调节的集成数据处理设备，其特征是层(P,M,MP)的其它电结构被提供在层的至少一个侧边沿上作为边沿电连接。
12．根据权利要求1的可调节的集成数据处理设备，其特征是层(P,M,MP)的其它的导电结构被提供成垂直导电结构，它形成沿层的交叉方向和垂直于其平面的电连接，以便接触其它层中的导电结构。
13．根据权利要求1的可调节的集成数据处理设备，其特征是一个或更多个层(P,M,MP)由有机薄膜材料组成，此有机薄膜材料选自单体有机材料、低聚合有机材料和聚合物有机材料、以及金属有机复合物、或这些类型材料的组合。
14．根据权利要求13的可调节的集成数据处理设备，其特征是所有的层(P,M,MP)由有机薄膜材料组成。
15．根据权利要求1的可调节的集成数据处理设备，其特征是一个或更多个层(P,M,MP)由无机薄膜材料组成，此无机薄膜材料选自结晶薄膜材料、多晶薄膜材料、非晶薄膜材料、或这些类型材料的组合。
16．根据权利要求13或14的可调节的集成数据处理设备，其特征是二个或更多个层(P,M,MP)由有机薄膜材料和无机薄膜材料二者或这些类型材料的组合组成。
全文摘要
一种可调节的集成数据处理设备,确切地说是一种微计算机,它包含具有一个或更多个处理器的处理单元和具有一个或更多个存储器的存储单元,数据处理设备被提供在载体衬底(S)上,并包含相互邻近的基本上平行的彼此层叠的层(P、M、MP),处理单元和存储单元被提供在一个或多个这种层中,并用选定组合中的选定数目的处理器和存储器形成分开的层。在各个层中提供水平导电结构,它构成层中的内部电连接,此外,各个层还包含提供到其它各个层和到数据处理设备外部的电连接的导电结构。此集成数据处理设备具有可调节的结构,致使原则上能够被构成具有几乎无限的处理器和存储器容量。确切地说,此数据处理设备能够实现各种各样形式的具有三维最佳互连的集成的可调节的并行结构。
文档编号H01L25/07GK1311898SQ99809293
公开日2001年9月5日 申请日期1999年6月2日 优先权日1998年6月2日
发明者H·G·古德森, P·E·诺尔达尔, G·I·莱斯塔德 申请人:薄膜电子有限公司