对液晶显示器进行数据驱动的装置和方法

专利名称：对液晶显示器进行数据驱动的装置和方法
技术领域：
本发明涉及一种液晶显示器，具体涉及对液晶显示器进行数据驱动的装置和方法。尽管本发明适合于广泛的应用范围，但它特别适合基于时间分割原理来减少用于驱动数据线的数据驱动器集成电路的数量。
背景技术：
一般而言，液晶显示器(LCD)利用电场控制液晶的透光率来显示图像。为此，LCD包括具有按有源矩阵型式排列的液晶元件的液晶显示板和驱动液晶显示板的驱动电路。
如图1所示，依照现有技术的LCD包括通过数据载带包(TCP)6与液晶显示板2相连的数据驱动IC4，通过栅TCP10与液晶显示板2相连的栅驱动IC8。
具体而言，液晶显示板2包括在栅线与数据线的交叉点处形成的薄膜晶体管TFT、以及与TFT相连的液晶元件。TFT的栅电极与一根作为竖直导线的栅线相连，而源电极与一根作为水平导线的数据线相连。该TFT响应栅线的扫描信号，从数据线向液晶元件供应象素电压信号。液晶元件包括与TFT的漏极相连的象素电极和面向象素电极的公共电极，在上述两电极之间夹有液晶。该液晶元件响应提供给象素电极的象素电压信号，驱动液晶，从而控制液晶的透光率。
每个栅驱动IC8都安装在栅TCP10上。安装在栅TCP10上的栅驱动IC8通过栅TCP10与液晶显示板2的相应栅焊盘电连接。每个水平周期1H，栅驱动IC8都顺序地驱动液晶显示板2的栅线。
每个数据驱动IC4都安装在数据TCP6上。安装在数据TCP6上的数据驱动IC4通过数据TCP6与液晶显示板2的相应数据极板电连接。每个水平周期1H，数据驱动IC4都会将数字象素数据转换成模拟象素电压信号，并将其提供给液晶显示板2的数据线。
为此，如图2所示，每个数据驱动IC4都包括用于提供连续采样信号的移位寄存器12；响应采样信号而锁存并输出象素数据VD的第一和第二锁存器阵列16和18；设置在第一和第二锁存器阵列16和18之间的第一多路复用器MUX阵列15；将来自第二锁存器阵列18的象素数据转换成象素电压信号的数/模转换器(DAC)阵列20；对来自DAC阵列20的象素电压信号进行缓存，并将其输出缓存器阵列26；以及用于选择缓存器阵列26的输出路径的第二多路复用器阵列30。另外，数据控制IC4还包括对接来自计时控制器(未示出)的象素数据(R、G和B)的数据寄存器34和用于提供DAC阵列30中所需的正、负伽马电压的伽马电压部件36。
具有上述结构的每个数据驱动IC4都具有可驱动n根数据线的n个信道(例如384或480信道)的数据输出。图2仅示出了数据驱动IC4的n个信道中的6个信道DL1到DL6。
数据寄存器34接收来自计时控制器的象素数据，并将该象素数据提供给第一锁存器阵列16。具体地说，为了降低传输频率，计时控制器将象素信号分成偶数的象素数据RGB偶和奇数的象素数据RGB奇，并通过每条传输线将这些分好的象素数据提供给数据寄存器34。数据寄存器34借助每条传输线向第一锁存器阵列16输出已输入的偶数、奇数象素数据RGB偶和RGB奇。其中，每一个偶数象素数据RGB偶和奇数象素数据RGB奇都包括红(R)、绿(G)、和兰(B)象素数据。
对于每个灰度级，伽马电压部件36还对来自伽马参考电压发生器(未示出)的多个伽马参考电压进行分割，然后输出分割后的电压。
移位寄存器阵列12产生多个连续的采样信号，并将这些采样信号提供给第一锁存器阵列16。为此，移位寄存器阵列12由n/6个移位寄存器14构成。图2中，位于第一级的移位寄存器14响应源采样时钟信号SSC，对来自计时控制器源启动脉冲SSP进行移位，然后将经过移位的源启动信号作为采样信号输出。与此同时，移位寄存器14将该采样信号作为进位信号提供给下一级的移位寄存器14。如图3A和3B所示，对于每个水平周期1H，都提供源启动脉冲SSP，对于每一个源采样时钟信号SSC，该源启动脉冲SSP都会发生移位，然后作为采用信号输出。
第一锁存器阵列16响应来自移位寄存器阵列12的采样信号，通过某一单元从数据寄存器34采集并锁存象素数据RGB偶和RGB奇。第一锁存器阵列16由n个可锁存n个象素数据R、G和B的第一锁存器13组成，每个锁存器的容量对应于象素数据R、G和B的位数(即3位或6位)。对于每个采样信号，该第一锁存器阵列都采集并锁存偶数象素数据RGB偶和奇数象素数据RGB奇(即每次6个象素数据)，然后同时输出锁存后的数据。
第一多路复用器阵列15响应来自计时控制器的极性控制信号POL，确定从第一锁存器阵列16提供象素数据R、G和B的路径。为此，第一多路复用器阵列15包括(n-1)个第一多路复用器17。每个第一多路复用器17响应极性信号POL，接收两相邻的第一锁存器13的输出信号，并输出这些信号。其中，除第一和最后一个第一锁存器13之外的其余第一锁存器13的输出通常输入到两相邻的第一多路复用器17中。第一和最后一个第一多路复用器17的输出一般输入到第二锁存器阵列18和第一多路复用器17中。实际上，具有上述结构的第一多路复用器阵列15响应极性控制信号POL，允许来自每个第一锁存器13的象素数据R、G和B前进至第二锁存器阵列18中，或者在向前行至第二锁存器阵列18的同时朝右侧偏移了一个位置。如图3A和3B所示，极性控制信号POL的极性对于每个水平周期1H来说都是相反的。结果，第一多路复用器阵列15响应极性控制信号POL，允许来自第一锁存器阵列16的每个象素数据R、G和B通过第二锁存器阵列18输出到DAC阵列20的正(P)DAC22或负(N)DAC24中，从而能控制象素数据R、G和B的极性。
第二锁存器阵列18响应来自计时控制器的源输出起动信号SOE，同时锁存通过第一多路复用器阵列15从第一锁存器阵列16输入的象素数据R、G和B，然后输出这些经过锁存的象素数据。具体说，考虑到从第一锁存器阵列16输入的象素数据R、G和B向右侧偏移，因此第二锁存器阵列18包括(n+1)个第二锁存器19。如图3A和3B所示，对于每个水平周期1H都产生源输出起动信号SOE。在源输出起动信号SOE的上升沿，第二锁存器阵列18同时地锁存输入象素数据R、G和B，并在SOE的下降沿同时地输出经锁存的象素数据。
DAC阵列20借助来自伽马电压部件36的正、负伽马电压GH和GL，将来自第二锁存器阵列18的象素数据R、G和B转换成象素电压信号，然后输出这些象素电压信号。为此，DAC阵列20包括(n+1)个PDAC22和(n+1)个NDAC24，它们交替排列，且相互平行。PDAC22利用正伽马电压GH将来自第二锁存器阵列18的象素数据R、G和B转换成正象素电压信号。另一方面，NDAC24利用负伽马电压GL将来自第二锁存器阵列18的象素数据R、G和B转换成负象素电压信号。(n+1)个缓存器28中的每一个都包含在缓存器阵列26中，其缓存并输出来自DAC阵列20中每一个PDAC22和NDAC24的象素电压。
第二多路复用器阵列30响应来自计时控制器的极性控制信号POL，确定来自缓存器阵列26的每个象素电压信号的路径。为此，第二多路复用器阵列30包括n个第二多路复用器32。每个第二多路复用器32都响应极性控制信号POL，选择两相邻缓存器28的任意一个输出，并向对应的数据线DL输出该选定信号。其间，除第一和最后一个缓存器28之外的其余缓存器28的输出一般都输入到两相邻的第二多路复用器中。实际上，具有上述结构的第二多路复用器阵列30响应极性控制信号POL，允许来自除最后一个缓存器28之外的缓存器28的象素电压信号按照一对一关系输出到数据线DL1到DL6中。另外，第二多路复用器阵列30响应极性控制信号POL，允许来自除最后一个缓存器28之外的缓存器28的象素电压信号在按照一对一关系输出到数据线DL1到DL6中的同时，还朝左侧偏移一个位置。如图3A和3B所示，对于每个水平周期1H来说，极性控制信号POL的极性都是相反的，这与第一多路复用器阵列15的情况类似。如上所述，第二多路复用器阵列30连同第一多路复用器阵列15一起响应极性控制信号POL，确定提供给数据线DL1到DL6的象素电压信号的极性。结果，通过第二多路复用器阵列30提供给每根数据线DL1到DL6的象素电压信号的极性与相邻象素电压信号的极性相反。换句话说，如图3A和3B所示，向诸如DL1、DL3和DL5等奇数数据线DL奇输出的象素电压信号的极性与向诸如DL2、DL4和DL6等偶数数据线DL偶输出的象素电压信号的极性相反。对于每个要顺次驱动栅线GL1、GL2和GL3……的水平周期1H来说，奇数数据线DL奇的极性与偶数数据线DL偶的极性相反，对于每一帧而言，它们的极性也相反。
如上所述，每个现有技术的数据驱动IC4都需要(n+1)个DAC和(n+1)个缓存器来驱动n根数据线。于是现有技术数据驱动IC4的缺点在于，机构复杂且制造成本较高。

发明内容
于是，本发明涉及一种对液晶显示器进行数据控制的装置和方法，它基本上避免了由于现有技术的局限和缺点导致的一个或多个问题。
本发明的另一方案是提供一种对液晶显示器进行数据驱动的装置和方法，其中，基于时间分割原理驱动数据线，从而能减少数据驱动IC数量，同时又改善图像的显示质量。
本发明的再一方案是提供一种对液晶显示器进行数据驱动的装置和方法，它适合补偿当基于时间分割原理驱动数据线时由象素电压充电时间差引起的象素电压充电量差异。
现在通过下文的描述阐述本发明的其它特征和优点，由这些描述将在某种程度上使其更好地理解发明，或可通过实践本发明来理解上述内容。通过说明书的描述及其权利要求和所附的附图中具体指出的结构，可以实现本发明的目的并获得其它优点。
为了实现这些和其它优点，依照本发明的目的，正如其中所包含和大概描述的，液晶显示器的数据驱动装置包括基于时间分割原理提供输入象素数据的第一多路复用器阵列，将时间分割后的象素数据转换成象素电压信号的数/模转换器，以及对数据线进行时间分割、并向经过时间分割的数据线提供象素电压信号的多路分配器阵列。
数据驱动装置还包括移位寄存器阵列、锁存器阵列和缓存器阵列，所述移位寄存器阵列可连续产生采样信号，锁存器阵列响应该采样信号顺序地锁存象素数据，以便同时地向多路复用器阵列输出经过锁存的象素数据，缓存器阵列缓存象素电压信号，并将其提供给多路分配器阵列。
其中，第一多路复用器阵列至少包括n个第一多路复用器，它对输入的象素数据进行时间分割，因此输入象素数据至少包括n个经时间分割的象素数据(其中n是整数)。数/模转换器阵列将n个经时间分割的象素数据转换成象素电压信号。多路分配器阵列至少包括n个多路分配器，其对多条数据线进行时间分割，于是数据线至少包括n条经时间分割的数据线来提供象素电压信号。
其中，数/模转换器阵列至少包括(n+1)个正、负数/模转换器，它们将至少n个经时间分割的象素数据转换成象素电压信号，其中正数/模转换器和负数/模转换器交替布置。
数据驱动装置还包括第二多路复用器阵列和第三多路复用器阵列，所述第二多路复用器阵列可响应极性控制信号，确定至少n个经时间分割的象素数据的路径，将这些象素数据输入到至少(n+1)个正、负数/模转换器中的n个正、负数/模转换器中，第三多路复用器响应极性控制信号，确定至少n个象素电压信号的路径，将这些象素电压信号输入到多路分配器阵列中。
在数据驱动装置中，第二多路复用器阵列至少包括(n-1)个用于选择至少两个第一多路复用器的任意一个输出的第二多路复用器。第三多路复用器阵列至少包括n个用于选择至少两个数/模转换器的任意一个输出的第三多路复用器，其中第一多路复用器的每一个输出都被分成为至少两个第二多路复用器的每个输入，而数/模转换器的每个输出都被分成至少两个第三多路复用器的每个输入。
其中，至少n个第一多路复用器中的奇数多路复用器响应第一选择控制信号对奇数的象素数据进行时间分割，并输出经时间分割的奇数象素数据，而偶数多路复用器响应第二选择控制信号对偶数的象素数据进行时间分割，并输出经时间分割的偶数象素数据。
其中，至少n个多路分配器中的奇数多路分配器响应第一选择控制信号对奇数的数据线进行时间分割，并驱动经时间分割的奇数数据线，而偶数多路分配器响应第二选择控制信号对偶数的数据线进行时间分割，并驱动经时间分割的偶数数据线。
其中，第一和第二选择控制信号的逻辑态彼此相反，对于每个1/2水平周期来说，每个逻辑态也都是相反的。
在数据驱动装置中，每个水平周期的极性控制信号的逻辑态都相反。
在数据驱动装置中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，交替地改变经时间分割的象素数据和象素电压信号的提供次序。
在数据驱动装置中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，将经时间分割的象素数据和象素电压信号的提供次序改变一个或多个帧单位。
其中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，将经时间分割的象素数据和象素电压信号的提供次序改变一个或多个线单位。
其中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，将经过时间分割的象素数据和象素电压信号的提供次序改变一个或多个线单位和帧单位。
数据驱动装置还包括数据寄存器和第二多路复用器阵列，所述数据寄存器重新排列象素数据，并将其输出到第一多路复用器阵列中，第二多路复用器阵列响应极性控制信号，确定从数/模转换器阵列输出的至少n个象素电压信号的路径，并将其发送给多路分配器阵列。
其中，数据寄存器将象素数据中的第(4k-3)个象素数据与第(4k-2)个象素数据(k是正整数)互换，并重新排列交换后的象素数据。
其中，数据寄存器在第一水平周期中向第一多路复用器阵列输出经过重排的象素数据，在第二水平周期中将重排后的象素数据延迟两个信道，将其输出到第一多路复用器阵列中，其中第一水平周期和第二水平周期彼此交替。
其中，第二多路复用器阵列至少包括n个第二多路复用器，它们选择正、负数/模转换器的至少两个输出中的一个，将正、负数/模转换器的每个输出分成为至少两个第二多路复用器的输入。
其中，至少n个第一多路复用器中的奇数多路复用器响应选择控制信号对奇数的象素数据进行时间分割，并输出经过时间分割的奇数象素数据，而偶数多路复用器对偶数的象素数据进行时间分割，并输出经过时间分割的偶数象素数据。
其中，至少n个第一多路分配器中的奇数多路分配器响应选择控制信号对奇数的数据线进行时间分割，以驱动经过时间分割的奇数数据线，而偶数多路分配器对偶数的数据线进行时间分割，以驱动经过时间分割的偶数数据线。
其中，选择控制信号的逻辑态至少对于每1/2水平周期而言是反向的。
其中，每个水平周期的极性控制信号的极性是相反的。
其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，交替地改变经时间分割的象素数据和象素电压信号的提供次序。
其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，将经时间分割的象素数据和象素电压信号的提供次序改变至少一个帧单位。
其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，将经过时间分割的象素数据和象素电压信号的提供次序改变至少一个线单位。
其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，将经过时间分割的象素数据和象素电压信号的提供次序至少改变一个线单位和一个帧单位。
其中，数/模转换器响应极性控制信号，将相邻的象素数据转换成极性彼此相反的象素数据信号。
在本发明的另一方案中，驱动液晶显示器中的数据的方法包括对输入的象素数据进行时间分割，以提供经过时间分割的象素数据，将这些象素数据转换成象素电压信号，对数据线进行时间分割，以驱动经过时间分割的数据线，并提供象素电压信号。
该方法还包括连续产生采样信号，在对输入的象素数据进行时间分割之前响应采样信号顺次锁存该象素数据，以提供经过锁存的象素数据，在对数据线进行时间分割之前缓存象素电压信号。
在该方法中，将象素数据转换成象素电压信号是将每个象素数据转换成每个象素电压信号，同时相邻象素数据的极性是不同的。
该方法还包括在将象素数据转换成象素电压信号之前，响应极性控制信号，确定将经时间分割的象素数据输入到交替布置的正、负数/模转换器中的输入路径，在将象素数据转换成象素电压信号之后，响应极性控制信号确定象素电压信号的输出路径，以确定象素电压信号的极性。
该方法中，极性控制信号的逻辑态至少对于每个水平周期而言是相反的。
该方法中，对象素数据进行时间分割包括至少n个多路复用器中的奇数多路复用器响应第一选择控制信号对奇数的象素数据进行时间分割，而偶数多路复用器响应第二选择控制信号对偶数的象素数据进行时间分割。
该方法中，对栅线进行时间分割包括至少n个多路分配器中的奇数多路分配器响应第一选择控制信号对奇数的数据线进行时间分割，而偶数多路分配器响应第二选择控制信号对偶数的数据线进行时间分割。
该方法中，第一和第二选择控制信号的逻辑态彼此相反，其中每个逻辑态对于每1/2水平周期来说是相反的。
该方法中，在对象素数据进行时间分割时，时间分割象素数据的提供次序是交替变化的，在对栅线进行时间分割时，象素电压信号的提供次序是交替变化的。
该方法中，响应第一选择控制信号和第二选择控制信号，使时间分割后的象素数据和象素电压信号的提供次序交替地改变一个或多个帧单位。
该方法中，响应第一选择控制信号和第二选择控制信号，使时间分割后的象素数据和象素电压信号的提供次序交替地改变一个或多个线单位。
该方法中，响应第一选择控制信号和第二选择控制信号，使时间分割后的象素数据和象素电压信号的提供次序交替地改变一个或多个线单位和帧单位。
该方法还包括在对象素数据进行时间分割之前，对输入的象素数据进行重排，在象素数据转换成象素电压信号之后，响应极性控制信号确定象素电压信号的输出路径，以确定象素电压信号的极性。
该方法中，对输入数据进行重排包括对输入象素数据中的第(4k-3)个象素数据与第(4k-2)个象素数据进行互换。
该方法中，对于第一水平周期，输出重排后的输入数据，对于第二水平周期，将输入数据延迟2个信道，第一水平周期与第二水平周期彼此交替。
该方法中，对象素数据进行时间分割包括至少n个多路复用器中的奇数多路复用器响应选择控制信号对奇数的象素数据进行时间分割，而偶数多路复用器对偶数的象素数据进行时间分割。
该方法中，对数据线进行时间分割包括至少n个多路分配器中的奇数多路分配器响应选择控制信号对奇数的数据线进行时间分割，以驱动经过时间分割的奇数数据线，而偶数的多路分配器对偶数的数据线进行时间分割，以驱动经过时间分割的偶数数据线。
该方法中，选择控制信号的逻辑态至少对于每个1/2水平周期来说是反向的。
该方法中，当对象素数据进行时间分割时，响应选择控制信号使时间分割象素数据的供应次序交替变化，而在对象素数据进行时间分割并驱动时，响应选择控制信号使象素电压信号的提供次序交替变化。
该方法中，响应选择控制信号使经时间分割的象素数据和象素电压信号的提供次序交替改变至少一个帧单位。
该方法中，响应选择控制信号使经时间分割的象素数据和象素电压信号的提供次序改变一个或多个线单位。
该方法中，响应选择控制信号使经时间分割的象素数据和象素电压信号的提供次序改变一个或多个帧单位和线单位。
要理解的是，前面的大概描述和下面的详细描述都是示范性和说明性的，其试图提供对权利要求所述的本发明的还说明。


将附图包括进来以提供对本发明的还理解，附图是构成该申请的一部分，用以说明本发明的实施例，与说明书一起用于解释本发明的原理。
附图中图1是现有技术中液晶显示器的结构示意图；图2是图1的数据驱动集成电路的详尽方框图；图3A和3B是图2数据驱动IC的奇数和偶数帧的驱动波形图；图4是依照本发明实施例的表示液晶显示器的数据驱动IC的结构的详尽方框图；图5A和5B是图4数据驱动IC的奇数和偶数帧的驱动波形图；图6是当极性控制信号POL处于低电位时，图4的数据驱动IC的数据流程图；图7是当极性控制信号POL处于高电位时，图4的数据驱动IC的数据流程图；图8是依照本发明另一实施例表示数据驱动IC的结构的详尽方框图；图9A和9B是图8的数据寄存器的驱动波形图；图10A和10B是图8的数据驱动IC的奇数和偶数帧的驱动波形图；图11是当极性控制信号POL处于低电位时，图8的数据驱动IC中的数据流程图；图12是当极性控制信号POL处于高电位时，图8的数据驱动IC中的数据流程图；
图13是表示采用了图4和8的数据驱动IC的液晶显示器的结构示意图；图14A和14B是当以点反向模式驱动的数据线被时间分割时，通过改变每帧的充电次序来驱动数据线的信号的波形图；图15A和15B是当以点反向模式驱动的数据线被时间分割时、通过改变每线的充电次序来驱动数据线的信号的波形图；图16A和16B是当以点反向模式驱动的数据线被时间分割时、通过改变每线和每帧的充电次序来驱动数据线的信号的波形图；具体实施方式

现在将参见附图所示的实施例详细描述本发明。所有附图中使用相同的参考数字表示相同或类似部件。
参照图4到16B，本发明的实施例说明如下。
图4中是依照本发明实施例的液晶显示器数据驱动IC的结构的详尽方框图，而图5A和5B是图4的数据驱动IC的奇数和偶数帧的驱动波形图。
如图4所示，数据驱动IC包括移位寄存器42，用于提供连续的采样信号；第一和第二锁存器阵列46和50，用于响应采样信号锁存并输出象素数据R、G和B；第一多路复用器阵列54，用于对来自第二锁存器阵列50的象素数据R、G和B进行时间分割，并输出经时间分割的象素数据；第二多路复用器阵列58，用于控制来自第一多路复用器阵列54的象素数据R、G和B的路径；数/模转换器(DAC)阵列62，用于将来自第二多路复用器阵列58的象素数据R、G和B转换成象素电压信号；缓存器阵列68，用于缓存并输出来自DAC阵列62的象素电压信号；第三多路复用器阵列80，用于控制缓存器阵列68的输出路径；以及多路分配器阵列84，用于对来自第三多路复用器阵列80的象素电压信号进行时间分割，并将其输出到数据线DL1到DL2n中。另外，如图4所示，数据驱动IC包括用于对接来自计时控制器(未示出)的象素数据R、G和B的数据寄存器88，和用于提供DAC阵列62中所需的正、负伽玛电压的伽玛电压部件90。
具有上述结构的每个数据驱动IC都利用第一多路复用器阵列54和多路分配器阵列84对DAC阵列62进行时间分割驱动，从而利用(n+1)个DAC64和66以及(n+1)个缓存器70驱动2n根数据线，数据线的数目是前面所述现有技术中数据线数目的两倍。该数据驱动IC具有2n个信道的数据输出以驱动2n根数据线。然而，图4仅示出了例如当n是6时数据驱动IC的2n个信道的12个信道DL1到DL12。
数据寄存器88对接来自计时控制器的象素数据，将这些象素数据提供给第一锁存器阵列46。具体而言，为了降低传输频率，计时控制器将象素数据分成偶数的象素数据RGB偶和奇数的象素数据RGB奇，并通过每根传输线将这些分好的象素数据提供给数据寄存器88。数据寄存器88借助每根传输线将输入的偶数和奇数象素数据RGB偶和RGB奇输出给第一锁存器阵列46。其中，偶数象素数据RGB偶和奇数象素数据RGB奇中的每一个都包括红(R)、绿(G)和兰(B)象素数据。
对于每个灰度级，伽玛电压部件90都对来自伽玛参考电压发生器(未示出)的伽玛参考电压进行还分割，输出分割后的伽玛参考电压。
移位寄存器阵列42产生连续的采样信号，并将这些信号提供给第一锁存器阵列46。为此，移位寄存器阵列42由2n/6(其中n＝6)个移位寄存器44组成。位于图4中所示第一级的移位寄存器44响应源采样时钟信号SSC，使来自计时控制器的源启动脉冲SSP发生移位，并将移位后的源启动脉冲作为采样信号输出。与此同时，移位寄存器44将移位后的源启动脉冲作为进位信号CAR提供给下一级的移位寄存器44。如图5A和5B所示，对于每个水平周期，都要提供源启动脉冲SSP，对于每一个源采样时钟信号SSC，源启动脉冲SSP都发生移位，以作为采样信号输出。
第一锁存器阵列46响应来自移位寄存器42的采样信号，通过某一单元采集并锁存来自数据寄存器88的象素数据RGB偶和RGB奇。第一锁存器阵列46由2n个可锁存2n个(其中例如n＝6)象素数据R、G和B的第一锁存器48构成，每个锁存器的容量与象素数据R、G和B的位数(即，3位或6位)相对应。该第一锁存器阵列46对应于每个采集信号采集并锁存偶数象素数据RGB偶和奇数象素数据RGB奇(即每次6个象素数据)，然后同时地输出锁存数据。
第二锁存器阵列50响应来自计时控制器的源输出起动信号SOE，同时地锁存来自第一锁存器阵列46的象素数据R、G和B，然后输出这些锁存数据。与第一锁存器阵列46类似，第二锁存器阵列50包括2n(其中例如n＝6)个第二锁存器52。如图5A和5B所示，对于每个水平周期都会产生源输出起动信号SOE。
对于每H/2周期，第一多路复用器阵列54响应来自计时控制器的第一和第二选择控制信号θ1和θ2，对来自第二锁存器阵列50的2n(其中例如n＝6)个象素数据进行n份时间分割。为此，第一多路复用器阵列54由n个第一多路复用器56组成，每个多路复用器选择第二锁存器阵列50中两个第二锁存器52的任意一个输出。换句话说，对于每个1/2周期，每个第一多路复用器56都对两个第二锁存器52的输出进行时间分割，以提供经过时间分割的输出。具体而言，对于点反向(dot inversion)驱动来说，奇数的第一多路复用器56响应第一选择控制信号θ1选择两个奇数第二锁存器52的任意一个输出，同时偶数的第一多路复用器56响应第二选择控制信号θ2选择两个偶数第二锁存器52的任意一个输出。
例如，第一个第一多路复用器56响应第一选择控制信号θ1，在一个水平周期的前半周期选择并输出来自第一个第二锁存器52的第一象素数据，在后半周期选择并输出来自第三个第二锁存器52的第三象素数据。第二个第一多路复用器56响应第二选择控制信号θ2，在一个水平周期的前半周期选择并输出来自第二个第二锁存器52的第二象素数据，并在后半周期选择并输出来自第四个第二锁存器52的第四象素数据。如图5A和5B所示，第一选择控制信号θ1和第二选择控制信号θ2的极性彼此相反，它们对于每个水平周期也是反向的。
第二多路复用器阵列58响应来自极性控制器92的极性控制信号POL，确定由第一多路复用器阵列54提供象素数据R、G和B的路径。为此，第二多路复用器阵列54包括(n-1)个第二多路复用器60。每个第二多路复用器60响应极性控制信号POL，接收两相邻的第一多路复用器56的输出信号，以选择性地输出所接收的信号。其中，除第一和最后一个第一多路复用器56之外的其余第一多路复用器56的输出一般都输入到两相邻的第二多路复用器60中。第一和最后一个第一多路复用器56的输出一般输入到PDAC66和第二多路复用器60中。实际上，具有上述结构的第二多路复用器阵列58响应极性控制信号POL，允许从每个第一多路复用器56接收到的象素数据R、G和B行进至DAC阵列62中，或在行进至DAC阵列62的同时朝右侧偏移一个位置。如图5A和5B所示，对于点反向驱动的每个水平周期来说，极性控制信号POL的极性都是相反的。结果，第二多路复用器阵列58响应极性控制信号POL，允许来自第一多路复用器阵列54的每个象素数据R、G和B输出到DAC阵列62中交替布置的PDAC64和NDAC66中，从而控制象素数据R、G和B的极性。
例如，在第一水平周期内，从第一多路复用器56顺次输出的第一和第三象素数据直接提供给PDAC661，其不经过第二多路复用器60，而从第二个第一多路复用器56顺次输出的第二和第四象素数据要通过第一个第二多路复用器60才能提供给NDAC164。接着，在第二个水平周期内，第一和第三象素数据通过第一个第二多路复用器60提供给NDAC164，而第二和第四象素数据通过第二个第二多路复用器60提供给PDAC166。
DAC阵列62借助从伽玛电压部件90收到的正、负伽玛电压GH和GL，将来自第二多路复用器阵列58的象素数据R、G和B转换成象素电压信号，然后输出象素电压信号。为此，DAC阵列62包括(n+1)个PDAC66和(n+1)个NDAC64，对于点反向驱动而言，它们交替排列且彼此平行。PDAC66利用正伽玛电压GH将来自第二多路复用器阵列58的象素数据R、G和B转换成正的象素电压信号。另一方面，NDAC64利用负伽玛电压GL将来自第二多路复用器阵列58的象素数据R、G和B转换成负的象素电压信号。该PDAC66和PDAC64将每个1/2水平周期输入的数字象素数据转换成模拟象素电压信号。
例如，如图5A和5B所示，在第一水平周期中，PDAC166将经过时间分割输入的奇数象素数据〔1，1〕和〔1，3〕转换成象素电压信号，然后输出该经过转换的数据。与此同时，如图8和9所示，NDAC也在第一水平周期中将以时间分割方式输入的偶数象素数据〔1，2〕和〔1，4〕转换成象素电压信号，然后输出该经过转换的数据。然后，在第二个水平周期中，NDAC64将以时间分割方式输入的奇数象素数据〔2，1〕和〔2，3〕转换成象素电压信号，然后输出转换数据。与此同时，PDAC也在第一水平周期中将经过时间分割输入的偶数象素数据〔2，2〕和〔2，4〕转换成象素电压信号，然后将它们输出。对于每1/2个水平周期而言，通过该DAC阵列62可n个n个地对2n个象素数据进行时间分割，从而将其转换成象素电压信号，然后输出。
缓存器阵列68中包含的(n+1)个缓存器70每个都缓存并输出来自DAC阵列62中的每个PDAC66和NDAC64的象素电压信号。
第三多路复用器阵列80响应来自计时控制器的极性控制信号POL，确定来自缓存器阵列68的每个象素电压信号的路径。为此，第三多路复用器阵列80包括n(其中例如n＝6)个第三多路复用器82。每个第三多路复用器82都响应极性控制信号POL选择两相邻缓存器70的任意一个输出。其中，除第一和最后一个缓存器70之外的其余缓存器70的输出一般都输入到两相邻的第三多路复用器82中。事实上，具有上述结构的第三多路复用器阵列82响应极性控制信号POL，允许来自除最后一个缓存器70之外的缓存器70的象素电压信号以对应的一对一关系输出。另外，第三多路复用器阵列82响应极性控制信号POL，允许来自除第一缓存器70之外的其余缓存器70的象素电压信号以相应一对一的关系输出到多路分配器86中。对于点反向驱动而言，如图5A和5B所示，极性控制信号POL的极性对于每个水平周期都是相反的，这与第二多路复用器阵列58的情况类似。正如上面所述，第三多路复用器阵列80连同第二多路复用器阵列58一起响应极性控制信号POL，确定极性控制信号的极性。结果，从第三多路复用器阵列80输出的象素电压信号的极性与相邻象素电压信号的极性相反，它们对于每个水平周期而言又都是反向的。
多路分配器阵列84响应来自计时控制器的第一和第二选择控制信号θ1和θ2，选择性地将来自第三多路复用器阵列80的象素电压信号提供给2n条数据线。为此，多路分配器阵列84由n个多路分配器86组成，每个多路分配器都对来自每个第三多路复用器82的象素电压信号进行时间分割，然后将经过时间分割的信号提供给两条数据线。具体而言，奇数的多路分配器86响应第一选择控制信号θ1，对奇数的第三多路复用器82的输出信号进行时间分割，然后将经过时间分割的信号提供给两条奇数数据线。偶数多路分配器86响应第二选择控制信号θ2，对两个偶数第三多路复用器82的输出进行时间分割，然后将它们提供给两根偶数数据线。如图5A和5B所示，第一和第二选择控制信号θ1和θ2的极性彼此相反，并且对于每个水平周期而言它们也是反向的，这与提供给第一多路复用器阵列54的信号情况类似。
例如，如图5A和5B所示，对于每个1/2周期，第一多路分配器86响应第一选择控制信号θ1，选择性地将第一个第三多路复用器82的输出提供给第一和第三数据线DL1和DL3。如图5A和5B所示，对于每个1/2周期，第二多路分配器86响应第二选择控制信号θ2，选择性地将第二个第三多路复用器82的输出提供给第二和第四数据线DL2和DL4。
具体来说，当启动第一栅线GL1时，第一DEMUX86响应第一选择控制信号θ1，在第一水平周期的前半周期将象素电压信号〔1，1〕提供给第一数据线D1，在后半周期将象素电压信号〔1，3〕提供给第三数据线D3。与此同时，第二DEMUX86响应第二选择控制信号θ2，在第一水平周期的前半周期将象素电压信号〔1，2〕提供给第二数据线D2，在后半周期将象素电压信号〔1，4〕提供给第四数据线D4。另外，第一DEMUX86在第二水平周期H2和第三水平周期H3的每一前半周期将每个象素电压信号〔2，1〕和〔3，1〕提供给第一数据线DL1，而在每一后半周期将每个象素电压信号〔2，3，〕〔3，3〕提供给第三数据线DL3。与此同时，第二DEMUX86在第二水平周期H2和第三水平周期H3的每一前半周期将每个象素电压信号(2，2〕和〔3，2〕提供给第二数据线DL2，而在每一后半周期将每个象素电压信号〔2，4，〕〔3，4〕提供给第四数据线DL4。
如图5A和5B所示，通过具有上述结构的数据驱动IC，向诸如DL1和DL3等奇数数据线输出的象素电压信号的极性与向诸如DL2和DL4等偶数数据线输出的象素电压信号的极性相反。另外，奇数数据线DL1、DL3…的极性和偶数数据线DL2、DL4…的极性相反，它们对应于顺次驱动栅线GL1、GL2、GL3…的每个水平周期的每一帧。
图6和7表示依照图4所示数据驱动IC内由极性控制信号POL决定的象素数据路径。如图6所示，当极性控制信号处于低电位(或高电位)时，第二多路复用器阵列58允许从第一和第二锁存器阵列46和50以及第一多路复用器阵列54输出的6个象素数据输入到除PDAC466之外的其余PDAC166到NDAC364中，从而将输入的象素数据转换成象素电压信号。该情况下，将第一个第一多路复用器56的输出提供给PDAC166，于是它被转换成象素电压信号。第三多路复用器阵列80将通过缓存器阵列68从其余的PDAC166到NDAC364输入的象素电压信号以相应一对一的关系提供给多路分配器86。每个多路分配器86将从每个第三多路复用器82输入的象素电压信号提供给12条数据线DL1到DL12。
另外，如图7所示，当极性控制信号POL处于高电位(或低电位)时，第二多路复用器阵列58使从第一和第二锁存器阵列46和50以及第一多路复用器阵列54输出的6个象素数据向右移位，并将移位后的象素数据提供给除PDAC166之外的其余NDAC164到PDAC366，从而将提供的移位象素数据转换成象素电压信号。该情况下，将最后一个第一多路复用器56的输出提供给PDAC466，于是该输出被转换成象素电压信号。第三多路复用器阵列82使通过缓存器阵列68从NDAC164到PDAC466提供的象素电压信号向左偏移，于是将移位后的象素电压信号按相应的一对一关系提供给多路分配器86。每个多路分配器86选择性地将从每个第三多路复用器82输入的象素电压信号提供给12根数据线DL1到DL12。
如上所述，依照本发明的数据驱动IC对DAC阵列实施时间分割驱动，从而能利用(n+1)个DAC驱动2n个信道的数据线。换句话说，每个包括(n+1)个DAC的数据驱动IC能驱动2n根数据线，由此将DAC的数量减到1/2。
图8是依照本发明另一实施例的液晶显示器数据驱动IC的结构的详尽方框图。图10A和10B是图8所示数据驱动IC的奇数和偶数帧的驱动波形图。而图9A和9B是图8所示数据寄存器在第(m-1)个水平周期和第m个水平周期中的驱动波形图。
如图8所示，数据驱动IC包括移位寄存器102，用于提供连续的采样信号；第一和第二锁存器阵列106和110，用于响应采样信号锁存并输出象素数据R、G和B；第一多路复用器阵列114，用于对来自第二锁存器阵列110的象素数据R、G和B进行时间分割，并输出经时间分割的象素数据；数/模转换器(DAC)阵列122，用于将来自第一多路复用器阵列114的象素数据R、G和B转换成象素电压信号；缓存器阵列，用于缓存并输出来自DAC阵列122的象素电压信号；第二多路复用器阵列140，用于控制缓存器阵列128的输出路径；以及多路分配器阵列1104，用于对来自第二多路复用器阵列140的象素电压信号进行时间分割，向数据线DL1到DL2n输出该经过时间分割的信号。
另外，图8所示的数据驱动IC还包括数据寄存器148，用于重新排列并输出来自计时控制器(未示出)的象素数据R、G和B；以及伽玛电压部件150，用于提供DAC阵列122中所需的正、负伽玛电压。
具有上述结构的每个数据驱动IC都利用第一多路复用器阵列114和多路分配器阵列1104对DAC阵列122实施时间分割驱动，从而利用(n+2)个DAC124和126以及缓存器130驱动2n根数据线，该数据线数目是现有技术中数据线数目的两倍。该数据驱动IC具有2n个信道的数据输出来驱动2n根数据线。然而，例如当n为6时，图8仅示出了数据驱动IC的2n个信道中的12个信道DL1到DL12。
伽玛电压部件150还按照灰度级对从伽玛参考电压发生器(未示出)输入的多个伽玛参考电压进行分割，然后将其输出。
对于点反向驱动而言，数据寄存器148对来自计时控制器的象素数据进行重排，将重排后的象素数据提供给第一锁存器阵列106。数据寄存器148通过第一到第六输入总线IB1到IB6，从计时控制器同时接收奇数象素数据OR、OG和OB以及偶数象素数据ER、EG和EB。接着，数据寄存器148对输入的奇数象素数据OR、OG和OB以及偶数象素数据ER、EG和EB进行重排，并通过第一到第六输出总线OB1到OB6输出重排后的象素数据。
更具体来说，如图9A和9B所示，数据寄存器148分别通过第一到第六输入总线IB1到IB6接收六个象素数据OR、OG、OB、ER、EG和EB。该情况下，数据寄存器148对应于基于源启动脉冲SSP的移位时钟信号SSC的每个周期接收六个象素数据OR、OG、OB、ER、EG和EB。
如图9A所示，数据寄存器148在第(m-1)个水平周期中交替输出一条水平线部分的象素数据中的第(4k-2)个(其中k是正数)和第(4k-1)个数据。例如，如图9所示，将要输出的第二个数据与第三个数据互换，第六个数据与第七个数据互换，第十个数据与第十一个数据互换。这是为了向每个第一MUX116输入要被转换成极性相同的象素电压信号的每一对象素数据。通过这种方式，由于对从数据寄存器148输入的象素数据OR、OG、OB、ER、EG和EB进行了重排并将其输出，因此能取消依照极性控制信号POL确定第一MUX阵列114与DAC阵列122之间的象素数据路径的MUX阵列。
此外，如图9B所示，在第m个水平周期内，数据寄存器148将一条水平线部分的象素数据中的第(4k-2)个(其中k为正数)数据与第(4k-2)个数据互换，并为了使它们的极性反转而将它们延迟两个信道，即，使它们发生移位，然后通过输出总线OB1到OB6输出。例如，数据寄存器148将第一象素数据移到第三输出总线OB3中，将被交换的第三象素数据移到第四输出总线OB4，将被交换的第二象素数据移到第五输出总线OB5，将第四象素数据移到第六输出总线OB6，然后输出移位后的象素数据。接着，在下一时钟内，将第五象素数据移到第一输出总线OB1，将被交换的第七象素数据移到第二输出总线OB2，并将被交换的象素数据移到第三输出总线OB3，然后将它们输出。
与输入的象素数据OR、OG、OB、ER、EG和EB相比，通过这种方式在数据寄存器148上得到重排输出的象素数据ORO、OGO、OBO、ERO、EGO和EBO被延迟了特定时间，从而能保障重排时间，然后它们被输出。换句话说，它们延迟了约2/3/个时钟后输出。
移位寄存器阵列102产生连续采样信号，并将它们提供给第一锁存器阵列106。为此，移位寄存器阵列102由2n/6个(其中例如n＝6)移位寄存器104组成。位于图8第一级的移位寄存器104响应源采样时钟信号SSC，对来自计时控制器的源启动脉冲SSP进行移位，将移位后的源启动脉冲作为采样信号输出，与此同时将其作为进位信号CAR提供给下一级的移位寄存器104。如图10A和10B所示，对于每个水平周期都提供源启动脉冲SSP，该脉冲SSP对于每个源采样时钟信号SSC发生移位，然后被作为采样信号输出。
第一锁存器阵列106响应来自移位寄存器阵列102的采样信号，采集一组从数据寄存器148通过第一到第六输出总线OB1到OB6输入的六个象素数据，并对采集的象素数据进行锁存。第一锁存器阵列106由能锁存2n(其中n＝6)个象素数据R、G和B的2n个第一锁存器48组成，每个锁存器的容量对应于象素数据R、G和B的位数(即6位或8位)。此外，如图9B所示，第一锁存器阵列106包括两个通过移过2个信道进行输入的第一锁存器(未示出)。
例如，第(m-1)个水平周期内，在第1个第一锁存器108到第12个第一锁存器108中对在数据寄存器148中经过重排的顺序为1、3、2、4、5、7、6、8、9、11、10、12的象素数据进行锁存。接着，在第m个水平周期中，将在数据寄存器148中经过重排的象素数据偏移两个信道，于是会向第一锁存器108和第二锁存器108输入空白数据，将偏移了两个信道的象素数据按照1、3、2、4、5、7、6、8、9、11的顺序锁存到第三锁存器108到第十二锁存器108中。其中，将第十和第十二象素数据锁存在两个锁存器(未示出)中。
第二锁存器阵列110响应来自计时控制器的源输出起动信号SOE，同时地锁存来自第一锁存器阵列106的象素数据R、G和B，然后输出经锁存的象素数据。第二锁存器阵列110与第一锁存器阵列106类似，其包括2n(其中例如n＝6)个第二锁存器112。如图10A和10B所示，对于每一个水平周期都产生源输出起动信号SOE。
对于每H/2周期，第一多路复用器阵列114响应来自计时控制器的选择控制信号θ1和θ2，对来自第二锁存器阵列110的2n(其中例如n＝6)个象素数据进行n份时间分割，输出这些经过时间分割的象素数据。
为此，第一多路复用器阵列114由n个第一多路复用器116组成。此外，考虑到象素要偏移两个信道，因此第一多路复用器阵列114要富余一个以上的第一多路复用器(未示出)。每个第一多路复用器116选择并输出第二锁存器阵列110中的两个第二锁存器112的任一输出。换句话说，对于每个1/2周期，每个第一多路复用器112都对两个第二锁存器112的输出进行时间分割，以提供经过时间分割的输出。
更具体来说，对于点反向驱动，奇数的第一多路复用器116响应选择控制信号θ1，选择两个奇数第二锁存器112的任意一个输出信号，将选定信号输出到DAC阵列122的PDAC124中，同时偶数的第一多路复用器116响应选择控制信号θ1，选择两个偶数第二锁存器112的任意一个输出信号，将选定信号输出到DAC阵列122的NDAC126中。
例如，第一个第一多路复用器116响应选择控制信号θ1，在第(m-1)个水平周期的前半周期中从第一个第二锁存器112中选择第一象素数据，在后半周期内从第三个第二锁存器112选择第三个象素数据，将它们输出到PCAC1124中。第二个第一多路复用器116响应选择控制信号θ1，在前半周期中从第三个第二锁存器112中选择并输出第二象素数据，在后半周期中从第四个第二锁存器112选择并输出第四象素数据，将这些象素数据输出到NADAC1126中。
然后，第二个第一多路复用器116响应选择控制信号θ1，在第m个水平周期的前半周期中从第三个第二锁存器112选择第一个象素数据，在后半周期中从第四个第二锁存器112中选择第三个象素数据，以致将选定的象素数据输出到NFAC1126中。第四个第一多路复用器116响应选择控制信号θ1，在前半周期内从第五个第二锁存器112中选择第二个象素数据，在后半周期内从第六个第二锁存器112选择第四象素数据，以便将选定的象素数据输出到NDAC1126中。其中，如图10A和10B所示，选择控制信号θ1的极性对于每个1/2水平周期都是相反的。
DAC阵列122借助于来自伽马电压部件150的正、负伽马电压GL和GH，将来自第一多路复用器阵列114的象素数据转换象素电压信号，输出该象素电压信号。为此，DAC阵列122包括(n+1)个PDAC124和(n+1)个NDAC126，对于点反向驱动而言，这些DAC交替布置，且彼此平行。PDAC124利用正伽马电压GH将来自第一多路复用器阵列114的象素数据转换成正的象素电压信号。另一方面，NDAC126利用负伽马电压GL将来自第一多路复用器阵列114的象素数据R、G和B转换成负的象素电压信号。对于每个1/2水平周期，该PDAC124和NDAC126执行将输入的数字象素数据转换成模拟象素电压信号的操作。
例如，如图10A和10B所示，PDAC1124将第一水平周期内经过时间分割后输入的奇数象素数据[1，1]和[1，3]转换成象素电压信号，并输出这些经过转换的象素数据。与此同时，如图10A和10B所示，NDAC126也将第一水平周期内经过时间分割后输入的偶数象素数据[1，2]和[1，4]转换成象素电压信号，然后输出经过转换的象素数据。然后，在第二水平周期中，NDAC126将按时间分割方式输入的偶数象素数据[2，1]和[2，3]转换成象素电压信号。与此同时，PDAC124将第二水平周期内经时间分割后输入的偶数象素数据[2，2]和[2，4]转换成象素电压信号，输出经过转换的象素数据。对于每个1/2水平周期而言，通过该DAC阵列122，以n个n个的方式对要转换成象素电压信号的2n个象素数据进行时间分割，然后将它们输出。
缓存器阵列128中包含的(n+1)个缓存器130的每一个都缓存并输出来自DAC阵列122的每个PDAC124和NDAC126的象素电压信号。
第二多路复用器阵列140响应来自计时控制器的极性控制信号POL，确定来自缓存器阵列128的每个象素电压信号的路径。为此，第二多路复用器阵列140包括n(其中，例如n＝6)个多路复用器142。每个多路复用器142响应极性控制信号POL，选择并输出两相邻缓存器130的任意一个输出。其中，除第一和最后一个缓存器130之外的其余缓存器130的输出一般输入到两相邻的多路复用器142中。事实上，具有上述结构的多路复用器阵列142响应极性控制信号，允许来自除最后一个缓存器130之外的缓存器130的象素电压信号以相应的一对一关系输出。
另外，第二多路复用器阵列142响应极性控制信号POL，允许来自除第一缓存器130之外的其余缓存器130的象素电压信号以相应的一对一关系输出到多路分配器146中。
对于点反向驱动而言，每个水平周期的极性控制信号POL的极性是相反的。如上所述，第二多路复用器阵列140响应极性控制信号POL确定象素电压信号的极性。结果，从第二多路复用器阵列140输出的象素电压信号的极性与相邻象素电压信号的极性相反，所述象素电压信号的极性对于每个水平周期是相反的。
多路分配器阵列144响应来自计时控制器的选择控制信号θ1，选择性地将来自第二多路复用器阵列140的象素电压信号提供给2n(其中例如n＝6)根数据线。为此，多路分配器阵列144由n个多路分配器146组成，每个多路分配器都对来自每个第二多路复用器142的象素电压信号进行时间分割，并将其提供给两根数据线。
例如，如图10A和10B所示，对于每个1/2水平周期，第一个多路复用器146响应选择控制信号θ1，选择性地将第一个多路复用器142的输出提供给第一和第三数据线DL1和DL3。如图10A和10B所示，对于每个1/2水平周期，第二个多路复用器146响应选择控制信号θ1，选择性地将第二个多路复用器142的输出提供给第二和第四数据线DL2和DL4。
具体而言，当启动第一栅线GL1时，第一DEMUX146响应选择控制信号θ1，在第一水平周期的前半周期内将象素电压信号[1，1]提供给第一数据线D1，在后半周期内将象素电压信号[1，3]提供给第三数据线D3。与此同时，第二DEMUX146响应选择控制信号θ1，在第二水平周期的前半周期内将象素电压信号[1，2]提供给第二数据线D2，在后半周期内将象素电压信号[1，4]提供给第四数据线D4。接着，第一DEMUX146在第二水平周期H2和第三水平周期H3的每个前半周期内将每个象素电压信号[2，1]和[3，1]提供给第一数据线DL1，在每个后半周期内将每个象素电压信号[2，3]和[3，3]提供给第三数据线DL3。与此同时，第二DEMUX146在第二水平周期H2和第三水平周期H3的每个前半周期内将每个象素电压信号[2，2]和[3，2]提供给第二数据线DL2，在每个后半周期内将每个象素电压信号[2，4]和[3，4]提供给第四数据线DL4。
如图10A和10B所示，通过具有上述结构的数据驱动IC，向诸如DL1和DL3等奇数数据线输出的象素电压信号的极性与向诸如DL2和DL4等偶数数据线输出的象素电压信号的极性相反。另外，奇数数据线DL1，DL3…的极性与偶数数据线DL2、DL4…的极性相反，且它们对应于顺序地驱动栅线GL1、GL2、GL3…的每个水平周期的每一帧。
图11和12表示图8所示数据驱动IC内由极性控制信号POL决定的象素数据路径。
对于第(m-1)个水平周期，在第一和第二锁存器阵列106和110中锁存顺序为1，3，2，4，5，7，6，8，9，11，10，12的象素数据。如图11所示，在极性控制信号POL处于低电位(或高电位)的情况下，即对于第(m-1)个水平周期，第一MUX阵列114在前半周期内选择从第二锁存器阵列110输出的象素数据中的1，2，5，6，9，10象素数据，在后半周期中选择其中的3，4，7，8，11，12象素数据，将选定的象素数据分别提供给PDAC124到NDAC126，以便将这些选定的象素数据转换成象素电压信号。第二MUX阵列142使通过缓存器阵列128分别从PDAC1 124到NDAC3 126提供的象素电压信号与DEMUX146一一对应，并将这些象素电压信号提供给DEMUX 146。每个DEMUX 146选择性地将来自每个第二MUX 142的输入象素电压信号提供给12根数据线DL1到DL12。
对于第m个水平周期，在第一和第二锁存器阵列106和110中将顺序为1，3，2，4，5，7，6，8，9，11，10，12的象素数据偏移两个信道，并对其进行锁存。该情况下，会将作为无效象素数据的空白数据(未示出)提供给位于前一级的一对第一锁存器108和一对第二锁存器112。如图12所示，当极性控制信号POL处于高电位(或低电位)时，即对于第m个水平周期，除第一MUX 116之外的其余MUX 116在前半周期选择从第二锁存器阵列110中输出的象素数据中的1，2，5，6，9，10象素数据，在后半周期内从中选择3，4，7，8，11，12象素数据，将它们分别提供给NADAC1 126到PDAV4 124，以便将这些选定象素数据转换成象素电压信号。第二MUX阵列142将通过缓存器阵列128分别从NDAC1 126到PDAC4 124提供的象素电压信号向左偏移一个信道，从而使其与DEMUX 146一一对应，并将其提供DEMUX 146。每个DEMUX 146选择性地将来自每个MUX 142的输入象素电压信号提供给12根数据线DL1到DL12。
如上所述，依照本发明的数据驱动IC对DAC阵列进行时间分割驱动，由此能利用(n+1)个DAC驱动2n个信道数据线。换句话说，包括(n+1)个DAC的每个数据驱动IC可驱动2n根数据线，从而将DAC的数量降至1/2。
图13示意性地表示采用了图4和8的数据驱动IC的液晶显示器的结构。参照图13，液晶显示器包括通过数据TCP76与液晶显示板72相连的数据驱动IC74，通过栅TCP80与液晶显示板72相连的栅驱动IC78。每个数据驱动IC74安装在每一个数据TCP76上，其通过数据TCP76与在液晶显示板72的上部设置的每个数据极板(data pad)相连。每个栅驱动IC78安装在每一个栅TCP80上，其通过栅TCP80与在液晶显示板72的一侧设置的每个控制极板电连接。
对于每个水平周期，栅驱动IC78一根线接一根线地连续驱动液晶显示板72的栅线。对于每个1/2水平周期(H/2)，数据驱动IC74将数字象素数据信号转换成模拟象素电压信号，基于时间分割原理将转换后的信号提供给液晶显示板72的数据线。于是，为了驱动8n根数据线，传统LCD需要8个数据驱动IC，每个IC驱动n根数据线，而依照本发明的LCD仅需要4个数据驱动IC就可实现对2n根数据线的时间分割驱动。
其间，当基于时间分割原理驱动数据线时，在水平周期的前半周期内提供的象素电压充电量与后半周期内提供的象素电压充电量之间会存在差异。这是因为由于前半周期与后半周期内提供的象素电压之间的充电时间差而导致的充电时间差异。换句话说，前半周期内提供的象素电压在大约一个水平周期的时间内充入对应液晶元件，而后半周期内提供的象素电压仅在大约1/2水平周期H/2的时间内充入对应液晶元件。因为由于该充电时间差导致液晶元件间的象素电压充电量不同，所以发生了闪烁现象。
为了克服该间题，可将象素电压的充电次序变成规定因子，例如线、场或帧等，以补偿象素电压充电量间的差异。例如，在当前帧的一个水平周期的前半周期内向特定元件提供象素电压、从而使象素电压的充电达到一个水平周期时，在下一帧的后半周期内提供该象素电压，从而使充电达1/2水平周期H/2。对于每一帧来说，象素电压充电次序的变化可以补偿由于充电时间差导致的象素电压充电量差异。另外，每线或每几线的象素电压充电次序变化也可以补偿象素电压充电量差。另外，如果为每线和帧或每几线和帧改变象素电压的充电次序，可以补偿象素电压充电量的差异。
图14A和14B表示在改变每帧的象素电压充电次序的同时、基于时间分割原理驱动数据线的驱动波形。具体来说，图14A表示借助图4和8中所示的数据驱动装置驱动奇数帧的第一到第四数据线DL1到DL4的信号波形图，而图14B表示偶数帧的信号波形图。
在涉及奇数帧的图14A中，对于作为第一水平周期H1的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，1]和[1，2]。借助于极性控制信号(未示出)，将象素数据[1，1]转换成要提供给第一数据线DL1的正象素电压信号。借助极性控制信号(未示出)，将象素数据[1，2]转换成要提供给第二数据线DL2的负象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，3]和[1，4]。借助于极性控制信号(未示出)，将象素数据[1，3]转换成要提供给第三数据线DL3的正象素电压信号。借助极性控制信号(未示出)，将象素数据[1，4]转换成要提供给第四数据线DL4的负象素电压信号。
类似地，对于作为第二水平周期H2的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，1]和[2，2]。借助于极性控制信号(未示出)，将象素数据[2，1]转换成要提供给第一数据线DL1的负象素电压信号。借助极性控制信号(未示出)，将象素数据[2，2]转换成要提供给第一数据线DL1的正象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，3]和[2，4]。借助于极性控制信号(未示出)，将象素数据[2，3]转换成要提供给第三数据线DL3的负象素电压信号。借助极性控制信号(未示出)，将象素数据[2，4]转换成要提供给第四数据线DL4的正象素电压信号。
如上所述，在奇数帧位置，依照本发明的数据驱动装置基于时间分割原理、在点反向模式下驱动数据线。
在涉及偶数帧的图13B中，对于作为第一水平周期H1的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，3]和[1，4]。借助于极性控制信号(未示出)，将象素数据[1，3]转换成要提供给第三数据线DL3的负象素电压信号。借助极性控制信号(未示出)，将象素数据[1，4]转换成要提供给第四数据线DL4的正象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，1]和[1，2]。借助于极性控制信号(未示出)，将象素数据[1，1]转换成要提供给第一数据线DL1的负象素电压信号。借助极性控制信号(未示出)，将象素数据[1，2]转换成要提供给第二数据线DL2的正象素电压信号。
类似地，对于作为第二水平周期H2的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，3]和[2，4]。借助于极性控制信号(未示出)，将象素数据[2，3]转换成要提供给第三数据线DL3的正象素电压信号。借助极性控制信号(未示出)，将象素数据[2，4]转换成要提供给第四数据线DL4的负象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，1]和[2，2]。借助于极性控制信号(未示出)，将象素数据[2，1]转换成要提供给第一数据线DL1的正象素电压信号。借助极性控制信号(未示出)，将象素数据[2，2]转换成要提供给第二数据线DL2的负象素电压信号。
如上所述，在偶数帧位置，依照本发明的数据驱动装置基于时间分割原理、在点反向模式下驱动数据线。
此外，在偶数帧位置，该数据驱动装置在相对于奇数帧改变象素电压的充电次序的同时驱动数据线。于是，在偶数帧处就可以补偿由于时间分割驱动决定的充电时间差导致在奇数帧处产生的象素电压充电量差异。结果就避免了一旦对数据线实施时间分割驱动，由于象素电压充电量差异引起的闪烁现象。
图15A和15B表示在改变每线和每帧的象素电压充电次序的同时基于时间分割原理驱动数据线的驱动波形。具体而言，图15A表示在奇数帧处借助于图4和8的数据驱动装置驱动第一到第四数据线DL1到DL4的信号波形，而图15B表示偶数帧处的信号波形。
在涉及奇数帧的图15A中，对于作为第一水平周期H1的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，1]和象素数据[1，2]。借助于极性控制信号(未示出)，将象素数据[1，1]转换成要提供给第一数据线DL1的正象素电压信号。借助极性控制信号(未示出)，将象素数据[1，2]转换成要提供给第二数据线DL2的负象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，3]和[1，4]。借助于极性控制信号(未示出)，将象素数据[1，3]转换成要提供给第三数据线DL3的正象素电压信号。借助极性控制信号(未示出)，将象素数据[1，4]转换成要提供给第四数据线DL4的负象素电压信号。
对于作为第二水平周期H2的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，3]和[2，4]，这与第一水平周期H1的情况不同。借助于极性控制信号(未示出)，将象素数据[2，3]转换成要提供给第三数据线DL3的负象素电压信号。借助极性控制信号(未示出)，将象素数据[2，4]转换成要提供给第四数据线DL4的正象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，1]和[2，2]。借助于极性控制信号(未示出)，将象素数据[2，1]转换成要提供给第一数据线DL1的负象素电压信号。借助极性控制信号(未示出)，将象素数据[2，2]转换成要提供给第二数据线DL2的正象素电压信号。
如上所述，在奇数帧位置，依照本发明的数据驱动装置基于时间分割原理、在点反向模式下驱动数据线。另外，本发明的数据驱动装置在改变每线的象素电压充电次序的同时驱动数据线。
在涉及偶数帧的图15B中，对于作为第一水平周期H1的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，3]和[1，4]。借助于极性控制信号(未示出)，将象素数据[1，3]转换成要提供给第三数据线DL3的负象素电压信号。借助极性控制信号(未示出)，将象素数据[1，4]转换成要提供给第四数据线DL4的正象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，1]和[1，2]。借助于极性控制信号(未示出)，将象素数据[1，1]转换成要提供给第一数据线DL1的负象素电压信号。借助极性控制信号(未示出)，将象素数据[1，2]转换成要提供给第二数据线DL2的正象素电压信号。
对于作为第二水平周期H2的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，1]和[2，2]，这与第一水平周期H1的情况不同。借助于极性控制信号(未示出)，将象素数据[2，1]转换成要提供给第一数据线DL1的正象素电压信号。借助极性控制信号(未示出)，将象素数据[2，2]转换成要提供给第二数据线DL2的负象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，3]和[2，4]。借助于极性控制信号(未示出)，将象素数据[2，3]转换成要提供给第三数据线DL3的正象素电压信号。借助极性控制信号(未示出)，将象素数据[2，4]转换成要提供给第四数据线DL4的负象素电压信号。
如上所述，在偶数帧位置，依照本发明的数据驱动装置基于时间分割原理、在点反向模式下驱动数据线。
此外，该数据驱动装置在改变每线的象素电压充电次序的同时驱动数据线，并在偶数帧位置相对于奇数帧改变象素电压充电次序的同时驱动数据线。于是就可以补偿由时间分割驱动决定的充电时间差导致的象素电压充电量差异。可以选择的是，即使在改变了每几根线(例如每两根线)和每帧的象素电压充电次序时，也能补偿象素电压的充电量差异。结果，这避免了一旦对数据线实施时间分割驱动由于象素电压充电量差异引起的闪烁现象。
图16A和16B表示在改变每线和每帧的象素电压充电次序的同时在列反向模式下基于时间分割原理驱动数据线的驱动波形。具体来说，图16A表示在奇数帧处借助于图4和8的数据驱动装置驱动第一到第四数据线DL1到DL4的信号波形，而图16B表示偶数帧处的信号波形。
在涉及奇数帧的图15A中，对于作为第一水平周期H1的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，1]和象素数据[1，2]。借助于极性控制信号(未示出)，将象素数据[1，1]转换成要提供给第一数据线DL1的正象素电压信号。借助极性控制信号(未示出)，将象素数据[1，2]转换成要提供给第二数据线DL2的负象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，3]和[1，4]。借助于极性控制信号(未示出)，将象素数据[1，3]转换成要提供给第三数据线DL3的正象素电压信号。借助极性控制信号(未示出)，将象素数据[1，4]转换成要提供给第四数据线DL4的负象素电压信号。
对于作为第二水平周期H2的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，3]和[2，4]，这与第一水平周期H1的情况不同。借助于极性控制信号(未示出)，将象素数据[2，3]转换成要提供给第三数据线DL3的正象素电压信号。借助极性控制信号(未示出)，将象素数据[2，4]转换成要提供给第四数据线DL4的负象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，1]和[2，2]。借助于极性控制信号(未示出)，将象素数据[2，1]转换成要提供给第一数据线DL1的正象素电压信号。借助极性控制信号(未示出)，将象素数据[2，2]转换成要提供给第二数据线DL2的负象素电压信号。
如上所述，在奇数帧位置，依照本发明的数据驱动装置基于时间分割原理、在列反向模式下驱动数据线。另外，本发明的数据驱动装置在改变每线的象素电压充电次序的同时驱动数据线。
在涉及偶数帧的图16B中，对于作为第一水平周期H1的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，3]和[1，4]。借助于极性控制信号(未示出)，将象素数据[1，3]转换成要提供给第三数据线DL3的负象素电压信号。借助极性控制信号(未示出)，将象素数据[1，4]转换成要提供给第四数据线DL4的正象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[1，1]和[1，2]。借助于极性控制信号(未示出)，将象素数据[1，1]转换成要提供给第一数据线DL1的负象素电压信号。借助极性控制信号(未示出)，将象素数据[1，2]转换成要提供给第二数据线DL2的正象素电压信号。
对于作为第二水平周期H2的前半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，1]和[2，2]，这与第一水平周期H1的情况不同。借助于极性控制信号(未示出)，将象素数据[2，1]转换成要提供给第一数据线DL1的负象素电压信号。借助极性控制信号(未示出)，将象素数据[2，2]转换成要提供给第二数据线DL2的正象素电压信号。接着，对于其后半周期的H/2周期，分别通过选择控制信号θ1和θ2选择象素数据[2，3]和[2，4]。借助于极性控制信号(未示出)，将象素数据[2，3]转换成要提供给第三数据线DL3的负象素电压信号。借助极性控制信号(未示出)，将象素数据[2，4]转换成要提供给第四数据线DL4的正象素电压信号。
如上所述，在偶数帧位置，依照本发明的数据驱动装置基于时间分割原理、在列反向模式下驱动数据线。
此外，该数据驱动装置在改变每线的象素电压充电次序的同时驱动数据线，并相对于奇数帧改变象素电压充电次序的同时在偶数帧位置驱动数据线。于是就可以补偿由时间分割驱动决定的充电时间差导致的象素电压充电量差异。可以选择的是，即使在改变了每几线(例如每两线)和每帧的象素电压充电次序时，也能补偿象素电压的充电量差异。结果，这避免了一旦对数据线实施时间分割驱动、由于象素电压充电量差异引起的闪烁现象。
如上所述，依照本发明，基于时间分割原理来驱动DAC部件，于是能利用(n+1)个DAC驱动至少2n根数据线。因此，与现有技术相比，其能将数据驱动IC的数量降到1/2，从而降低了制造成本。
另外，依照本发明，在改变每线、每帧、或每几线和几帧的象素电压充电次序的同时基于时间分割原理驱动数据线。于是就可以补偿由时间分割驱动决定的充电时间差导致的象素电压充电量差异，由此就可以避免产生闪烁现象。
对本领域普通技术人员来说，可在不脱离本发明的精神和范围的情况下，在本发明的对液晶显示器进行数据驱动的装置和方法中可作出各种改进和变化。这意味着，如果改进和变化落在本发明所附的权利要求要求保护的范围及其等效范围内，则本发明涵盖了这些改进和变化。
权利要求
1.一种液晶显示器的数据驱动装置，其包括第一多路复用器阵列，它基于时间分割原理提供输入象素数据；数/模转换器，将经过时间分割的象素数据转换成象素电压信号；以及多路分配器阵列，对数据线进行时间分割、并向经时间分割后的数据线提供象素电压信号。
2.根据权利要求1所述的数据驱动装置，其还包括移位寄存器阵列，它可顺序地产生采样信号；锁存器阵列，它响应该采样信号顺序地锁存象素数据，然后向多路复用器阵列同时输出该经过锁存的象素数据；以及缓存器阵列，它缓存象素电压信号，并将其提供给多路分配器阵列。
3.根据权利要求1所述的数据驱动装置，其中，第一多路复用器阵列至少包括n个第一多路复用器，它对输入象素数据进行时间分割，于是输入象素数据至少包括n个时间分割的象素数据(其中n是整数)。
4.根据权利要求3所述的数据驱动装置，其中，数/模转换器阵列将n个经过时间分割的象素数据转换成象素电压信号。
5.根据权利要求4所述的数据驱动装置，其中，多路分配器阵列至少包括n个多路分配器，它对多条数据线进行时间分割，于是数据线至少包括n根经时间分割的数据线来提供象素电压信号。
6.根据权利要求4所述的数据驱动装置，其中，数/模转换器阵列包括至少(n+1)个正、负数/模转换器，它们将至少n个经过时间分割的象素数据转换成象素电压信号，其中正数/模转换器和负数/模转换器交替布置。
7.根据权利要求6所述的数据驱动装置，还包括第二多路复用器阵列，它响应极性控制信号确定至少n个经时间分割的象素数据的路径，将这些象素数据输入到至少(n+1)个正、负数/模转换器中的n个正、负数/模转换器中；第三多路复用器，它响应极性控制信号确定至少n个象素电压信号的路径，将这些象素电压信号输入到多路分配器阵列中。
8.根据权利要求7所述的数据驱动装置，其中，第二多路复用器阵列至少包括(n-1)个用于选择至少两个第一多路复用器的任意一个输出的第二多路复用器。
9.根据权利要求7所述的数据驱动装置，其中，第三多路复用器至少包括n个用于选择至少两个数/模转换器的任意一个输出的第三多路复用器，其中第一多路复用器的每个输出都被分成至少两个第二多路复用器的每一个输入，而数/模转换器的每个输出都被分成至少两个第三多路复用器的每一个输入。
10.根据权利要求3所述的数据驱动装置，其中，至少n个第一多路复用器中的奇数多路复用器响应第一选择控制信号对奇数的象素数据进行时间分割，并输出经过时间分割的奇数象素数据，偶数多路复用器响应第二选择控制信号对偶数的象素数据进行时间分割，并输出经过时间分割的偶数象素数据。
11.根据权利要求10所述的数据驱动装置，其中，至少n个多路分配器中的奇数多路分配器响应第一选择控制信号对奇数的数据线进行时间分割，并驱动经过时间分割的奇数数据线，而偶数多路分配器响应第二选择控制信号对偶数的数据线进行时间分割，并驱动经过时间分割的偶数数据线。
12.根据权利要求11所述的数据驱动装置，其中，第一和第二选择控制信号的逻辑态彼此相反，每个逻辑态对于每1/2水平周期都是反向的。
13.根据权利要求5所述的数据驱动装置，其中，极性控制信号的逻辑态对于每个水平周期都是反向的。
14.根据权利要求10所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，交替地改变经时间分割的象素数据和象素电压信号的提供次序。
15.根据权利要求14所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，将时间分割的象素数据和象素电压信号的提供次序至少改变一个帧单位。
16.根据权利要求14所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，将时间分割的象素数据和象素电压信号的提供次序至少改变一个线单位。
17.根据权利要求14所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应第一选择控制信号和第二选择控制信号，将时间分割的象素数据和象素电压信号的提供次序至少改变一个线单位和一个帧单位。
18.根据权利要求6所述的数据驱动装置，还包括数据寄存器，它对象素数据进行重排，并将其输出到第一多路复用器阵列中；以及第二多路复用器阵列，它响应极性控制信号，确定从数/模转换器阵列中输出至少n个象素电压信号的路径，并将这些象素电压信号发送给多路分配器阵列。
19.根据权利要求18所述的数据驱动装置，其中，数据寄存器将象素数据中的第(4k-2)个象素数据与第(4k-3)个象素数据(k是正整数)互换，并重新排列交换后的象素数据。
20.根据权利要求18所述的数据驱动装置，其中，在第一水平周期中，数据寄存器向第一多路复用器阵列输出经过重排的象素数据，在第二水平周期中其将重排的象素数据延迟两个信道，并将其输出给第一多路复用器阵列，其中第一水平周期和第二水平周期彼此交替。
21.根据权利要求20所述的数据驱动装置，其中，第二多路复用器阵列至少包括n个第二多路复用器，它们可选择正、负数/模转换器的至少两个输出中的一个，而正、负数/模转换器的每个输出都被分作至少两个第二多路复用器的输入。
22.根据权利要求20所述的数据驱动装置，其中，至少n个第一多路复用器中的奇数多路复用器响应选择控制信号，对奇数的象素数据进行时间分割，并输出经过时间分割的奇数象素数据，而偶数多路复用器对偶数的象素数据进行时间分割，并输出经过时间分割的偶数象素数据。
23.根据权利要求22所述的数据驱动装置，其中，至少n个第一多路分配器中的奇数多路分配器响应选择控制信号，对奇数的数据线进行时间分割，以驱动经过时间分割的奇数数据线，而偶数多路分配器对偶数的数据线进行时间分割，以驱动经过时间分割的偶数数据线。
24.根据权利要求23所述的数据驱动装置，其中，选择控制信号的逻辑态至少对于每1/2水平周期都是相反的。
25.根据权利要求18所述的数据驱动装置，其中，极性控制信号的逻辑态对于每个水平周期都是反向的。
26.根据权利要求22所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号交替地改变经过时间分割的象素数据和象素电压信号的提供次序。
27.根据权利要求26所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，将经时间分割的象素数据和象素电压信号的提供次序改变至少一个帧单位。
28.根据权利要求26所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，将经过时间分割的象素数据和象素电压信号的提供次序改变至少一个线单位。
29.根据权利要求26所述的数据驱动装置，其中，第一多路复用器阵列和多路分配器阵列响应选择控制信号，将经过时间分割的象素数据和象素电压信号的提供次序改变至少一个线单位和一个帧单位。
30.根据权利要求1所述的数据驱动装置，其中，数/模转换器阵列响应极性控制信号，将相邻象素数据转换成极性彼此相反的象素电压信号。
31.一种在液晶显示器中驱动数据的方法，包括对输入的象素数据进行时间分割，以提供经过时间分割的象素数据；将这些象素数据转换成象素电压信号；以及对数据线进行时间分割，以驱动经过时间分割的数据线，同时提供象素电压信号。
32.根据权利要求31所述的方法，还包括顺次产生采样信号；在对象素数据进行时间分割之前，响应采样信号顺次锁存该输入的象素数据，同时提供经过锁存的象素数据；以及在对数据线进行时间分割之前，缓存象素电压信号。
33.根据权利要求31所述的方法，其中，将象素数据转换成象素电压信号是将每个象素数据转换成极性与相邻象素数据的极性不同的每个象素电压信号。
34.根据权利要求31所述的方法，还包括在将象素数据转换成象素电压信号之前，响应极性控制信号确定将经过时间分割的象素数据输入到交替布置的正、负数/模转换器中的输入路径；以及在将象素数据转换成象素电压信号之后，响应极性控制信号确定象素电压信号的输出路径，以确定象素电压信号的极性。
35.根据权利要求34所述的方法，其中，极性控制信号的逻辑态至少对于每个水平周期都是反向的。
36.根据权利要求31所述的方法，其中，对象素数据进行时间分割包括至少n个多路复用器中的奇数多路复用器响应第一选择控制信号，对奇数的象素数据进行时间分割，而偶数多路复用器响应第二选择控制信号，对偶数的象素数据进行时间分割。
37.根据权利要求36所述的方法，其中，对栅线进行时间分割包括至少n个多路分配器中的奇数多路分配器响应第一选择控制信号，对奇数的数据线进行时间分割，而偶数多路分配器响应第二选择控制信号，对偶数的数据线进行时间分割。
38.根据权利要求37所述的方法，其中，第一和第二选择控制信号的逻辑态彼此相反，其中每个逻辑态至少对于1/2水平周期是反向的。
39.根据权利要求36所述的方法，其中，在对象素数据进行时间分割时，经过时间分割的象素数据的提供次序是交替变化的，在对栅线进行时间分割时，象素电压信号的提供次序是交替变化的。
40.根据权利要求39所述的方法，其中，响应第一选择控制信号和第二选择控制信号，使经过时间分割的象素数据和象素电压信号的提供次序交替改变至少一个帧单位。
41.根据权利要求39所述的方法，其中，响应第一选择控制信号和第二选择控制信号，使经过时间分割的象素数据和象素电压信号的提供次序交替改变至少一个线单位。
42.根据权利要求39所述的方法，其中，响应第一选择控制信号和第二选择控制信号，使经过时间分割的象素数据和象素电压信号的提供次序交替改变至少一个线单位和一个帧单位。
43.根据权利要求31所述的方法，还包括在对象素数据进行时间分割之前，对输入的象素数据进行重排；以及在将象素数据转换成象素电压信号之后，响应极性控制信号确定象素电压信号的输出路径，从而确定象素电压信号的极性。
44.根据权利要求43所述的方法，其中，对输入数据进行重排包括将输入象素数据中的第(4k-3)个象素数据与第(4k-2)个象素数据互换。
45.根据权利要求44所述的方法，其中，对于第一水平周期，输出重排后的输入数据，对于第二水平周期，将它们延迟2个信道，第一水平周期与第二水平周期彼此交替。
46.根据权利要求43所述的方法，其中，对象素数据进行时间分割包括至少n个多路复用器中的奇数多路复用器响应选择控制信号，对奇数的象素数据进行时间分割，而偶数多路复用器对偶数的象素数据进行时间分割。
47.根据权利要求46所述的方法，其中，对数据线进行时间分割包括至少n个多路分配器中的奇数多路分配器响应选择控制信号，对奇数的数据线进行时间分割，以驱动经过时间分割的奇数数据线，而偶数的多路分配器对偶数的数据线进行时间分割，以驱动经过时间分割的偶数数据线。
48.根据权利要求47所述的方法，其中，选择控制信号的逻辑态至少对于每个1/2水平周期是反向的。
49.根据权利要求47所述的方法，其中，在对象素数据进行时间分割时，经过时间分割的象素数据的提供次序是交替变化的，在对栅线进行时间分割并驱动时，象素电压信号的提供次序是交替变化的。
50.根据权利要求49所述的方法，其中，响应选择控制信号，使经过时间分割的象素数据和象素电压信号的提供次序交替改变至少一个帧单位。
51.根据权利要求49所述的方法，其中，响应选择控制信号，使经过时间分割的象素数据和象素电压信号的提供次序改变至少一个线单位。
52.根据权利要求49所述的方法，其中，响应选择控制信号，使经过时间分割的象素数据和象素电压信号的提供次序改变至少一个线单位和一个帧单位。
全文摘要
本发明公开了一种用于对液晶显示器进行数据驱动的装置和方法，其中对数据线进行时间分割，以减少数据驱动器集成电路的数量，同时改善画面的显示质量。更具体来说，该装置包括基于时间分割原理提供输入象素数据的第一多路复用器阵列；将经过时间分割的象素数据转换成象素电压信号的数/模转换器；以及向经时间分割的数据线提供象素电压信号的多路分配器阵列。
文档编号G09G3/20GK1417771SQ02150418
公开日2003年5月14日 申请日期2002年11月8日 优先权日2001年11月10日
发明者安承国 申请人:Lg.菲利浦Lcd株式会社