专利名称：处理信号的装置和方法
技术领域：
本发明涉及一种处理信号的装置和方法，尤其是，使用至少一个存储器来存储多帧图像数据的信号处理装置。
背景技术：
通常，液晶显示设备包括两个基片，基片具有多个像素电极和公共电极以及布置在它们之间的液晶层。这种液晶显示设备向两个电极施加一定电压以便在液晶层产生电场。而液晶设备通过调节电场的幅度，控制通过液晶层光的透射率。结果，液晶显示设备实现预期的图像。这种液晶显示设备是平板显示器的一种，尤其广泛的使用每个像素具有开关元件的液晶显示设备。
最近，由于用户日益需要大尺寸和高亮度的产品，主要集中在移动图像质量上。尤其是响应时间的提高是一个主要问题。为此目的，已经出现了将高于目标电压的数据电压施加在像素电极上的技术。这至少需要两个帧存储器，它能存储先前帧数据和当前帧数据。在此，一个帧代表从一个栅极(gate)线到最后一个栅极线扫描的周期。例如，假如XGA(1024×768)，一个帧代表从1至768扫描的周期。
因此，就出现了某些增加产品成本和增加控制面板的安装面积的问题。
发明内容
本发明提供一种信号处理装置和方法，它能使用一个帧存储器存储三个帧的数据，以及一种具有该信号处理装置的图像显示装置。
在一个实施例中，信号处理装置包括信号处理部分，用以接收第一时钟和第一至第三图像信号，和产生第二时钟，并相关于第一至第三图像信号的比较结果输出校正的图像信号；和与信号处理部分连接的帧存储器，并用于向信号处理部分输出存储的第一和第二图像信号并根据第二时钟存储第三图像信号。
第二时钟的频率高于第一时钟的频率，帧存储器在T/3周期期间(T1帧)期间存储并输出第一至第三图像信号。第一至第三图像信号分别是在1个帧周期期间的图像信号。校正的图像信号是正突峰(oovershoot)和负突峰(undershoot)图像信号之一。此外，第二时钟的频率是第一时钟频率的1.5倍。
此外，信号处理部分包括时钟产生部分，用来接收第一时钟，并产生第二时钟和第三时钟；第一写缓冲器，用来根据第三时钟存储第三图像信号，并根据第二时钟输出第三图像信号；第二写缓冲器，用来根据第三时钟存储和输出第三图像信号；以及第一和第二读缓冲器，用来根据第二时钟产生第一和第二图像信号，并根据第三时钟输出第一和第二图像信号。
信号处理部分还包括数据校正部分，用于接收第一至第三图像信号，并输出校正的图像信号。第三时钟的频率低于第一和第二时钟的频率，而第二时钟的频率高于第一时钟的频率。第一写缓冲器根据第三时钟在T周期(T1帧)内存储第三图像信号，并根据第二时钟在T/3周期期间输出第三图像信号。第二写缓冲器根据第三时钟在T周期期间存储第三图像信号。第一和第二读缓冲器根据第二时钟在T/3周期期间存储第一和第二图像信号，并根据第三时钟在T周期期间输出第一和第二图像信号。
第二时钟的频率是第一时钟频率的1.5倍，而第三时钟的频率是第一时钟频率的1/2。第一和第二读缓冲器是行(line)存储器，且第一和第二写缓冲器是行存储器。第一至第三图像信号是在1个帧周期期间的图像信号。第一写缓冲器存储第三图像信号，并接着在2T/3周期后输出它们。第二写缓冲器存储第三图像信号，并接着在T/3周期后输出它们。第一读缓冲器存储第一图像数据并接着在T/3周期后输出它们，而在第一读缓冲器的存储操作之后，第二读存储器在相同时间T/3周期存储和输出它们。第一和第二读存储器，以及第一和第二写存储器分别在同样的时间输出第一至第三图像信号。
本申请以在2003年11月26日申请的韩国专利申请号2003-84535为优先权，它的全部内容在此引用作参考。
本发明的上述和其它的特征和优点将参考附图通过详细描述它的实施例而变得更明白，其中图1是说明根据本发明实施例的液晶显示设备的方块示意图；
图2是根据本发明实施例的液晶显示设备中的一个象素的等效电路图；图3是说明根据本发明实施例的信号处理装置的方块示意图；图4是说明根据本发明实施例的帧存储器的读/写时序图；图5是说明根据本发明实施例的缓冲器的读/写时序图；图6是说明根据本发明实施例的第一读缓冲器的读/写数据的时序图；图7是说明根据本发明实施例的第二读缓冲器的读/写数据的时序图；图8是说明根据本发明实施例的第一写缓冲器的读/写数据的时序图；和图9是说明根据本发明实施例的第二写缓冲器的读/写数据的时序图。
具体实施例方式
以下将参考附图对本发明的实施例加以详细描述。
图1是说明根据本发明实施例的液晶显示设备的方块示意图，而图2是根据本发明实施例的液晶显示设备中的一个象素的等效电路图。
如图1所示，液晶显示设备100包括液晶板组件300，栅极驱动部分400，数据驱动部分500，伽马(gamma灰度)电压产生部分800，和信号控制部分600。
液晶板组件300包括栅极线G1-Gn，数据线D1-Dm，和多个排列成矩阵的象素。每个象素有一个与栅极和数据线连接的开关单元Q，一个液晶电容Clc，和一个存储器电容Cst。存储器电容Cst可以随着要求而不需要。将开关单元Q形成在下部的基片100上，它有三端，例如，将两端分别连接到栅极和数据线而将另一端连接到象素电极190。液晶电容Clc代表一个将液晶层3夹置在象素电极190和公共电极270之间的电容。将公共电极270形成在上面的基片200上。此外，也可以将公共电极270形成在下部基片100上。存储器电容Cst表示一个将单个信号线(未示出)形成在下部基片100上与象素电极190重叠(overlap)的电容。此外，存储器电容Cst可以形成一个象素电极190与前一个栅极线重叠的电容。
伽马电压产生部分800产生两组伽马电压，例如，与公共电压相比一组具有高电压而另一组具有低电压。伽马电压产生部分800包括互相连接的电阻器并且电阻器的数量取决于设备。此外，伽马产生部分800可以具有IC型单元。
栅极驱动部分400包括多个栅极驱动器并且将栅极驱动器与栅极线连接。栅极驱动部分400向栅极线提供一个栅极信号为了导通和关断开关单元。此外，也可以将栅极驱动部分400形成在下部的基片100上。
数据驱动部分500包括多个数据驱动器并且将数据驱动器与数据线连接。数据驱动部分500通过从伽马电压产生部分800选择一个特定伽马电压向数据线提供一个预期的图像信号。栅极和数据驱动器可能通过在液晶板组件300上附着TCP(带式载体包装)(未示出)而形成，或者安装在下部的基片100上，例如，COG(玻板基芯片法)。
信号控制部分600产生控制和时序信号，并控制栅极驱动部分400和数据驱动部分500。
现在将参考附图详细说明关于液晶显示设备的操作。
信号控制部分600接收来自图形控制器(未示出)的输入控制信号和输入图像信号(R，G，B)并相关于输入控制信号和输入图像信号产生图像信号(R’，G’，B’)，栅极控制信号CONT1和数据控制信号CONT2。此外，信号控制部分600向栅极驱动部分400发送栅极控制信号CONT1并向数据驱动部分500发送数据控制信号CONT2。栅极控制信号CONT1包括通知一个帧开始的STV，控制在信号上的栅极的输出时序的CPV，通知一个水平线的终止的时间的OE，等。数据控制信号CONT2包括通知一个水平线(行)开始的STH，指示数据电压输出的TP或者LOAD，指示关于公共电压多个数据电压的极性反向的RVS或POL等。
数据驱动部分500接收来自信号控制部分600的图像信号R’，G’，B’，并根据数据控制信号CONT2通过选择对应图像信号R’，G’，B’的伽马电压输出数据电压。栅极驱动部分400根据栅极线的栅极控制信号CONT1向栅极提供信号并导通与栅极线连接的开关单元Q。
通常，液晶显示设备100接收来自外部图形控制器的24位或48位数据，例如8位(红)+8位(绿)+8位(蓝)＝24位。在该实施例中，假设液晶显示设备100具有SXGA分辨率(时钟频率是108MHz)和24位R，G，B数据。值得注意的是时钟频率和位数依赖显示设备的分辨率。
为方便起见，第n帧Gn的图像信号表示第一帧的图像信号，第(n-1)帧Gn-1的图像信号表示第二帧的图像信号，而第(n-2)帧Gn-2的图像信号表示第三帧的图像信号。
现在将参考图3详细描述根据本发明的信号处理装置40的操作。可以将信号处理装置40整个或者部分安装在信号控制部分600上。
图3是根据本发明实施例的信号处理装置40的方块示意图。如图3所示，信号处理装置40包括信号处理部分42和帧存储器43。信号处理部分42的输入和输出端对应信号处理装置40的输入和输出端。
信号处理部分42包括时钟产生部分44，分别与时钟产生部分44和帧存储器43连接的第一写缓冲器45、第一读缓冲器46和第二读缓冲器47，与时钟产生部分44连接的第二写缓冲器48，与第一读缓冲器46、第二读缓冲器47和第二写缓冲器48连接的数据校正部分49。
时钟产生部分44关于外部第一时钟Clk1产生第二和第三时钟Clk2和Clk3。如上所述，第一时钟Clk1的频率是108HMz。第二时钟Clk2的频率是162MHz，大约是第一时钟Clk1频率的1.5倍。第三时钟Clk3的频率是54MHz，大约是第一时钟Clk1频率的1/2。第二时钟Clk2是3倍的第三时钟Clk3。时钟产生部分44包括用来产生第二时钟Clk2的PLL电路(未示出)。可以通过使用触发器将第一时钟Clk1二分频来产生第三时钟Clk3。
第一写缓冲器45写入第一帧Gn的图像信号，第一帧Gn是根据第三时钟Clk3从外部输入的，并根据第二时钟Clk1把第一帧Gn的图像信号存储在帧存储器43中。第二写缓冲器48根据第三时钟Clk3存储第一帧Gn的图像信号，并把存储的第一帧Gn的图像信号根据第三时钟Clk3发送到数据校正部分49。
第一读缓冲器46根据第二时钟Clk2把第三帧Gn-2的图像信号存储在帧存储器43中，并根据第三时钟Clk3把第三帧Gn-2的图像信号发送到数据校正部分49。第二读缓冲器47根据第二时钟Clk2存储来自帧存储器43的第二帧Gn-1的图像信号，并根据第三时钟Clk3把存储的第二帧Gn-1的图像信号发送到数据校正部分49。
第二写缓冲器48通过与第三时钟Clk3同步而操作，而第一写缓冲器45及第一和第二读缓冲器46和47按照与第二时钟Clk2和第三时钟Clk3同步而操作。第一写缓冲器45和第一和第二读缓冲器46和47可以通过使用FIFO(先入先出法)和双端口RAM实现。此外，第二读缓冲器48可以通过使用FIFO(先入先出法)和双端口RAM实现。FIFO和双端口RAM具有分离的输入和输出端，并因此可以按照与在输入和输出端不同时钟频率同步而输入和输出图像数据。
数据校正部分49读出来自第二写缓冲器48的第一帧Gn的图像信号，来自第二读缓冲器47的第二帧Gn-1的图像信号，以及来自第一读缓冲器46的第三帧Gn-2的图像信号。此外，数据校正部分49比较第一、第二和第三帧Gn，Gn-1，Gn-2的图像信号并根据比较结果输出校正的图像信号。
数据校正部分49可以包括数据比较部分(未示出)，它比较第一、第二和第三帧Gn，Gn-1，Gn-2的图像信号并对应比较的结果输出图像信号，至少一个查询表(LUT)(未示出)，它关于第一、第二和第三帧Gn，Gn-1，Gn-2的图像信号的部分存储校正的图像信号，以及至少一个调节器(未示出)，它关于来自数据比较部分的图像信号计算校正的图像信号。
帧存储器43可以包括例如DDR SDRAM。DDR SDRAM可以分别在时钟的上升和下降沿实现读/写操作。
现在参考附图4至9详细描述本发明的信号处理装置40的操作。
在图4至9，帧存储器43表示为FM，第一写缓冲器45表示为WLM1，第二写缓冲器46表示为WLM2，第一读缓冲器46表示为RLM1，和第二读缓冲器47表示为RLM2。
图4是表示根据本发明实施例的帧存储器中读/写操作的时序图。
如图4所示，对于数据启用T的高电平周期，把第一帧Gn(data_in)的图像信号从外部设备(未示出)发送到信号处理装置40。把第一帧Gn(data_in)的图像信号按照与第一时钟Clk1同步而输入并且每时钟脉冲输入一个数据。在此，水平行数据表示为D1，D2，…，Dx并且数据是24位。如上所述，信号处理部分42把图像信号写入帧存储器43并且通过与第二时钟Clk2同步从帧存储器43读出图像信号。信号处理部分42每时钟脉冲完成两个图像信号的写/读操作。由于第二时钟Clk2是第一时钟Clk1的1.5倍，信号处理装置40的数据处理速度是第一帧Gn(data_in)图像信号的3倍。例如，信号处理装置40在T/3周期期间可以完成读/写操作。
信号处理部分42在T/3周期期间读出来自帧存储器43的第三帧Gn-2的图像信号，和接着在T/3周期期间读出来自帧存储器43的第二帧Gn-1的图像信号，并接着在T/3周期期间读出来自帧存储器43的第一帧Gn的图像信号。此外，信号处理部分42能在T/3周期期间读出来自帧存储器43的第二帧Gn-1的图像信号，并接着在T/3周期期间读出来自帧存储器43的第三帧Gn-2的图像信号。
现在，将参考图5详细地描述根据本发明实施例的信号处理部分内的第一和第二读缓冲器46和47，以及第一和第二写缓冲器45和48的操作。
图5是表示根据本发明实施例的在缓冲器45至48的读/写操作的时序图。
信号处理部分42在T/3周期期间读出来自帧存储器43的第三帧Gn-2的图像信号，并接着将它们写入第一读缓冲器46(RLM1)。以及信号处理部分42在T周期期间读出来自帧存储器43的第三帧Gn-1的图像信号，并将它们发送到数据校正部分49。信号处理部分42按照与第二时钟Clk2同步将第三帧Gn-2的图像信号写入第一读缓冲器46，并与第三时钟同步读出它们。
此外，信号处理部分42在T/3周期期间读出来自帧存储器43的第二帧Gn-1的图像信号，并接着将它们写入第二读缓冲器47(RLM2)。以及信号处理部分42在T周期期间读出来自帧存储器43的第三帧Gn-1的图像信号，并将它们发送到数据校正部分49。信号处理部分42按照与第二时钟Clk2同步将第二帧Gn-1的图像信号写入第一读缓冲器46，并与第三时钟同步读出它们。
此外，信号处理部分42在T周期期间接收来自外部设备(未示出)的第二帧Gn的图像信号，并将它们写入第一写存储器45(WLM1)。以及信号处理部分42在T/3周期期间读出来自第一写缓冲器45的第一帧Gn的图像信号，并将它们写入帧存储器43。信号处理部分42按照与第三时钟Clk3同步将第一帧Gn的图像信号写入第一写缓冲器45并且按照与第二时钟Clk2同步读出它们。
此外，信号处理部分42在T周期期间接收来自外部设备(未示出)的第二帧Gn的图像信号，并将它们写入第二写存储器48(WLM2)。以及信号处理部分42在T周期期间接收来自第二写缓冲器48的第一帧Gn的图像信号，并将它们发送到数据校正部分49。信号处理部分42按照与第三时钟Clk3同步将第一帧Gn的图像信号写或读入第二写缓冲器48并且按照与第二时钟Clk2同步读出它们。
现在将参考图6至9详细地描述读出或写入第一或第二读/写缓冲器45至48的图像信号的时序。
将参考图6详细描述读或写第一读缓冲器46中图像信号的时序。
图6是表示根据本发明实施例的读/写第一缓冲器46操作的时序图。如图6所示，第二时钟Clk2具有T周期用来将第三帧Gn-2的图像信号写入在第一读缓冲器46(RLM1)，而第三时钟Clk3具有3T周期用来从第一读缓冲器46(RLM1)读出第三帧Gn-2的图像信号。通过与第二时钟Clk2的上升和下降沿同步，把第三帧Gn-2(FM-data)的例如24位的图像信号从帧存储器43读出。同时在第一读缓冲器46(RLM1)中处理的第三帧Gn-2图像信号是包括奇数和偶数的48位数据。这可以通过多个触发器实现。例如，把第三帧Gn-2图像信号的奇数数据锁存在第二时钟Clk2的上升沿而把第三帧Gn-2图像信号的偶数数据锁存在第二时钟Clk2的下降沿。然后，锁存的奇数数据按1/2时钟延时，由此产生48位数据(RLM1:WRITE:data)。
当信号处理部分42在第一读缓冲器46(RLM1)中写入图像信号时，它按照与第二时钟Clk2同步每个时钟写入一个信号。因此，信号处理部分42可以按照与帧存储器43相同的速度处理图像信号。例如，信号处理部分42可以在T/3周期期间在第一读缓冲器46(RLM1)中写入第三帧Gn-2的图像信号中的一行数据。
在写操作之后，信号处理部分42按照与第三时钟Clk3同步从第一读缓冲器46(RLM1)中读出第三帧Gn-2的图像信号，并接着将它们发送到数据校正部分49。由于第三时钟Clk3的周期是3T，把与第三时钟Clk3同步的第三帧Gn-2(RLM1READ_DATA)的图像信号的一行数据在T周期期间输出。
接下来，将参考图7描述读出或写在第二读缓冲器47中的图像信号的时序。
图7是表示根据本发明实施例的第二读缓冲器47读/写操作的时序图。如图7所示，在第二读缓冲器47(RLM2)中处理的第二帧Gn-1的图像信号的时序和在第一读缓冲器46(RLM1)中处理的相同。但是，信号处理部分42在T/3周期期间读出来自帧存储器43的第二帧Gn-1的图像信号并将它们写入第二读缓冲器47(RLM2)。因此，第二读缓冲器47(RLM2)的描述将省略。
接下来，将参考图8描述第二读缓冲器47读出或写入的图像数据的时序。
图8是表示根据本发明实施例的第二读缓冲器47中读/写操作的时序图。
如上所述，信号处理部分42按照与第一时钟Clk1同步接收第一帧Gn(data_in)的图像信号并按照与第三时钟Clk3同步将它们写入第一写缓冲器45(WLM1)，以及按照与第二时钟Clk2同步将它们从第一写缓冲器45(WLM1)中读出。
信号处理部分42在T/3周期期间按照与第二时钟Clk2同步读出来自第一写缓冲器45(WLM1)的第一帧Gn的图像信号。因此，信号处理部分42可以读出在T/3周期期间的图像信号。由于第一帧Gn的图像信号(WLM1READ_data)是48位，信号处理部分42将图像信号转换为24位图像信号并接着将转换的图像信号发送到帧存储器43。这可以通过使用多路分解器(未示出)实现。例如把48位的图像信号按照24位与多路分解器的输入端连通并且把第二时钟Clk2连通到选择器(未示出)。将24位奇数数据以第二时钟Clk2的低电平输出并把24位偶数数据以第二时钟Clk2的高电平输出。因此，如图8所示，把第二时钟Clk2的每1/2时钟的一个数据发送到帧存储器43。
接下来，将参考图9描述从第二写缓冲器48读出或写入的图像数据的时序。
图9是表示根据本发明实施例的第二写缓冲器48中读/写操作的时序图。
如上所述，信号处理部分42基本同时地将第一帧Gn地数据信号写在第一和第二写缓冲器45和48中(WLM1和WLM2)。因此，写入在第二写缓冲器48(WLM2)中的第一帧Gn的图像信号的时序和写入在第一写缓冲器45(WLM1)中的是相同的。
当信号处理部分42把第一帧Gn的图像信号写入第二写缓冲器48(WLM2)中时，在T/3周期之后它按照与第三时钟Clk3同步读出来自第二写缓冲器48(WLM2)的第一帧Gn的图像信号。并接着，信号处理部分42向数据校正部分49发送图像信号。由于第三时钟的周期是3T，把第一帧Gn的图像信号的一个水平行数据(WLM2READ_data)在周期T内输出。第一，第二和第三帧Gn，Gn-1和Gn-2的图像信号与第三时钟Clk3同步。
数据校正部分49接收来自第一至第二读缓冲器45和46(RLM1和RLM2)和第二写缓冲器48(WLM2)的第一，第二和第三帧Gn，Gn-1和Gn-2的图像信号。此外，数据校正部分49比较它们并按照校正结果产生校正的图像信号Gn’。
因此，本发明通过使用一个帧存储器可以比较3帧的图像信号并根据该比较结果产生校正的图像信号。结果，本发明与使用两个或更多帧存储器相比可以降低成本而且减少信号处理装置的I/O插针的数目。此外，本发明可以大大地减少多个帧存储器所占的安装面积。
已经参考实施例对本发明作了描述。但是显然对于本技术领域的人员根据前述描述显然有许多选择性地改变和变化。此外，本发明包括落入附加权利要求实质和范围内地所有这种选择性地改变和变化。
权利要求
1.一种信号处理装置，包括信号处理部分，用来接收第一时钟和第一至第三图像信号，和产生第二时钟，并相关于第一至第三图像信号的比较结果输出校正的图像信号；和帧存储器，用于向信号处理部分输出存储的第一和第二图像信号并且根据第二时钟存储第三图像信号。
2.如权利要求1所述的信号处理装置，其中第二时钟的频率高于第一时钟的频率。
3.如权利要求2所述的信号处理装置，其中帧存储器在T/3周期期间(T1个帧)存储并输出第一至第三图像信号。
4.如权利要求3所述的信号处理装置，其中第一至第三图像信号分别是1个帧周期期间的图像信号。
5.如权利要求1所述的信号处理装置，其中校正的图像信号是正突峰和负突峰图像信号之一。
6.如权利要求2所述的信号处理装置，其中第二时钟的频率是第一时钟频率的1.5倍。
7.如权利要求1所述的信号处理装置，其中信号处理部分包括时钟产生部分，用来接收第一时钟并产生第二和第三时钟；第一写缓冲器，用来根据第三时钟存储第三图像信号，并根据第二时钟输出该第三图像信号；第二写缓冲器，用来根据第三时钟存储并输出第三图像信号；以及第一和第二读缓冲器，用来根据第二时钟储存第一和第二图像信号，并根据第三时钟输出第一和第二图像信号。
8.如权利要求7所述的信号处理装置，信号处理装置还包括数据校正部分，用来接收第一至第三图像信号，并数据校正的图像信号。
9.如权利要求8所述的信号处理装置，其中第三时钟的频率低于第一和第二时钟的频率，而第二时钟的频率高于第一时钟的频率。
10.如权利要求9所述的信号处理装置，其中第一写缓冲器根据第三时钟在T周期(T1个帧)期间存储第三图像信号，并根据第二信号在T/3周期期间输出该第三图像信号。
11.如权利要求10所述的信号处理装置，其中第二写缓冲器根据第三时钟在T周期期间存储第三图像信号。
12.如权利要求11所述的信号处理装置，其中第一和第二读缓冲器根据第二时钟在T/3周期期间存储第一和第二图像信号，并根据第三时钟在T周期期间输出第一和第二图像信号。
13.如权利要求12所述的信号处理装置，其中第二时钟的频率是第一时钟频率的1.5倍，而第三时钟的频率是第一时钟频率的1/2。
14.如权利要求13所述的信号处理装置，其中第一和第二读缓冲器和第一和第二写缓冲器是行存储器。
15.如权利要求14所述的信号处理装置，其中第一至第三图像信号是在1个帧周期期间的图像信号。
16.如权利要求15所述的信号处理装置，其中第一写缓冲器存储第三图像信号，并接着在2T/3周期后输出它们。
17.如权利要求16所述的信号处理装置，其中第二写缓冲器存储第三图像信号，并接着在T/3周期后输出它们。
18.如权利要求17所述的信号处理装置，其中第一读缓冲器存储第一图像信号，并接着在T/3周期后输出它们，而第二读缓冲器在第一读缓冲器的存储操作之后在同一时间T/3周期存储并输出它们。
19.如权利要求18所述的信号处理装置，其中第一和第二读缓冲器，和第一和第二写缓冲器分别在同一时间输出第一至第三图像信号。
20.一种信号处理方法，包括接收第一时钟和第一至第三图像信号；根据第一时钟产生第二时钟；从帧存储器中读出第一个第二图像信号；在帧存储器中存储第三图像信号；和关于第一至第三图像信号的比较结果输出校正的图像信号。
21.如权利要求20所述的方法，其中第二时钟的频率高于第一时钟的频率。
22.如权利要求21所述的方法，其中在T/3周期期间(T1个帧)执行帧存储器。
23.如权利要求22所述的方法，其中第一至第三图像分别是1个帧周期期间的图像信号。
24.如权利要求20所述的方法，其中校正的图像信号是正突峰和负突峰图像信号之一。
25.如权利要求21所述的方法，其中第二时钟的频率是第一时钟频率的1.5倍。
全文摘要
信号处理装置包括一个信号处理部分，用来接收第一时钟和第一至第三图像信号，和产生第二时钟，并相关于第一至第三图像信号的比较结果输出校正的图像信号；和一个与信号处理部分连接的帧存储器，用于向信号处理部分输出存储的第一和第二图像信号并且用于根据第二时钟存储第三图像信号。与使用两个或更多帧存储器的相比该信号处理装置可以降低成本并且减少了信号处理装置的I/O插针的数目。
文档编号G09G5/39GK1674079SQ2004101037
公开日2005年9月28日 申请日期2004年11月26日 优先权日2003年11月26日
发明者朴东园 申请人:三星电子株式会社