脉冲输出电路、显示器驱动电路、显示器和脉冲输出方法

专利名称：脉冲输出电路、显示器驱动电路、显示器和脉冲输出方法
技术领域：
本发明涉及一种液晶显示器等显示器的数据供给用的信号。
背景技术：
由IC供给的逻辑系输入信号是随低电流消耗，低电压化进展而到3.3V或5V结束，然而使面板上驱动电路的运作电压和给液晶施加电压各自从现行的8V，12V左右降低功耗，依赖于工艺和材料的提高，所以是困难的，现状下不可避免对从IC输入信号电平进行移位。而且，为了使面板上的逻辑电路和液晶驱动电路部运作，需要采用内装电源电压的电平变换电路块，或者以用驱动器IC转换了电压的信号驱动的方式。前者方面，为了在面板上运作电平移位器电路，应该优先地在电路内装入像照顾极力降低贯穿电流的低功耗电流对策，而且随着与其相应的Tr数量增加必然地其电路内部延迟时间就成为问题。这方面，关于面板上配备了电平移位器电路的液晶显示器在下面进行说明。
首先，举出有如图31那样构成的显示板501的液晶显示器当作例子。该显示板501是在栅极总线GL…和与RGB相对应的源极总线SL…的各交叉点上具备象素，由栅极驱动器502所选定的栅极总线GL的象素，根据用源极驱动器503经过源极总线SL写入图像信号进行表示。还有，各象素具备从液晶电容、辅助电容、源极总线SL取得图像信号用的TFT，各辅助电容的一端侧以辅助电容线Cs-Line互相连接起来。
对显示板501而言，设置取样电路块501a，取样电路块501a由对每条源极总线SL设置的图像信号进行取样的模拟开关ASW和其控制信号处理电路(取样缓冲器等)构成。源极驱动器503把连续的RGB的源极总线SL…作为一个组，对各个组输出指示取样开关ASW的ON/OFF信号(取样脉冲)。图像信号传输线设置各自RGB，取样虽然以RGB并行独立从取样开关ASW取得，然而这里为方便起见，表示是从共同的1条图像信号传输线被RGB用取样开关ASW取入那样形态。还有，作为取样开关ASW控制信号的取样脉冲，如图示那样各个组共用RGB也行，变成独立也行。
在一水平期间，例如提取R的源极总线SL…为例的话，为了顺序写入图像信号，按ASW(R1)，…，ASW(Ri-1)，ASW(Ri)，ASW(Ri+1)，…的顺序用取样脉冲使连接到R的源极总线SL的模拟开关成为ON，把从外部输入的图像信号DATA按这个顺序逐个取入源极总线SL。
这样向模拟开关ASW按1，…，i-1，i，i+1，…的顺序输出取样信号的源极驱动器503的构成例表示在图22上。
现有，全单片式面板中的源极驱动器，如该图所示因为给各条源极总线SL发生模拟开关ASW的取样脉冲，配置移位寄存器和为驱动其进行电源电压变换的电平移位器。移位寄存器是以图中SR-FF表示的多个置位复位·触发器串联连接起来的，而且相邻的置位复位·触发器彼此之间，插入以图中LS表示的电平移位器。该图只表示与第i、i+1、i+2号的组相对应的构成，各个组成为组合一个置位·复位触发器和一个电平移位器的结构。以后，第i号的置位复位·触发器表记为触发器FF(i)，第i号的电平移位器表记为LS(i)。
各电平移位器LS是给启动端子ENA输入有源信号的时进行电源电压变换运作，给输入端子CK·CKB输入时钟信号SCK·SCKB。时钟信号SCK和时钟信号SCKB相位互相倒相。输出端子OUTB连接到相同组的触发器FF的倒相置位输入端子SB。启动端子ENA与前级触发器FF的输出端子Q连接。对输入端子CK·CKB来说，更换在奇数号组和偶数号组中时钟信号SCK·SCKB之中的输入。这里，例如表示分别将时钟信号SCK输入电平移位器LS(i)的输入端子CK，而将时钟信号SCKB输入到输入端子CKB。触发器FF的复位端子R和次级触发器FF的输出端子Q连接起来。
至此的构成，用图23说明有关钟信号SCK和触发器FF的输出信号的关系。以下，把从触发器FF(i)的输出端子Q的输出称为输出信号Q(i)。
对LS(i)的启动端子ENA输入作为有源信号的高电平时，时钟信号SCK从低电平向高电平上升，时钟信号SCKB从高电平降到低电平的话，时钟信号SCK被转换电压，相位倒相后的信号从输出端子OUTB输出。该输出信号被输入触发器FF(i)的倒相置位输入端子SB，作为其倒相信号的高电平作为输出信号Q(i)而从输出端子Q输出。这时，电平移位器LS(i+1)因为从输出端子OUTB输出高电平，触发器FF(i+1)的输出信号Q(i+1)为低电平，就给触发器FF(i)的复位端子R输入低电平。
随后时钟信号SCK从高电平降到低电平，时钟信号SCKB从低电平升到高电平的话，电平移位器LS(i+1)就从输出端子OUTB输出低电平，触发器FF(i+1)的输出信号Q(i+1)变成高电平。因此，触发器FF(i)的复位端子R输入高电平，输出信号Q(i)从高电平向低电平下降。同样，给触发器FF(i+1)的复位端子R从触发器FF(i+2)的输出端子Q输入高电平的输出信号Q(i+2)之前，输出信号Q(i+1)保持高电平。
而且，输出信号Q(i+1)在高电平期间时钟信号SCK从低电平升到高电平，时钟信号SCKB从高电平降到低电平的话，从电平移位器LS(i+2)的输出端子OUTB输出低电平，触发器FF(i+2)的输出信号Q(i+2)成为高电平。
这样以来，如图23所示，作为高电平的输出信号Q(i)、Q(i+1)、Q(i+2)的输出脉冲就顺序，以时间序列被输出去。即，在选定某栅极总线GL的一水平期间，高电平的输出信号Q(1)、...、Q(i)、Q(i+1)、Q(i+2)、...的这种输出脉冲的顺序输出，各自对RGB并行进行。
而且，如该图所示，输出信号Q(i)的上升，对时钟信号SCK的上升只延迟电平移位器LS的电路内部延迟时间和触发器FF的电路内部延迟时间之和的延迟时间Ta。并且，输出信号Q(i)的下降，离输出信号Q(i+1)的上升只有触发器FF的电路内部延迟时间Tb，所以，对时钟信号SCK下降只延迟Ta+Tb。所以，在输出信号Q(i)的下降部分和输出信号Q(i+1)的上升部分产生高电平重叠期间。这样，相邻输出脉冲彼此已因上述延迟时间而重叠。
如上述那样，该输出脉冲用于图像信号DATA的取样，如产生重叠，虽然是前级的源极总线和向象素的图像信号DATA的写入期间即充电期间，在其写入期间中次级源极总线和向象素的图像信号DATA就开始供给了。所以，该期间也成为写入次级的源极总线和向象素的写入数据，不能正常进行对象素的写入，成为重像等显示不良的原因。
因此，现有，例如，如专利文献1(特开平11-272226号公报；
公开日1999年10月8日)所示，如图22所示，使输出信号Q(1)、…、Q(i)、Q(i+1)、Q(i+2)、…的输出脉冲延迟的迟延电路delay输入到输出部，故意使输出脉冲的上升延迟，取得防止重叠的形式。迟延电路delay是，如图24所示，借助于将使输出信号Q(i)通过多个倒相器的信号和输出信号Q(i)作为输入的NAND电路而使输出脉冲的上升边延迟的电路。用这种迟延电路Delay，就像以图25的SMP信号波形表示的一样，取样脉冲的上升边比输出脉冲的上升边延迟。
在迟延电路delay以后，设置按照取样电路块1a的模拟开关ASW的运作电压转换电源电压电平的电平移位器。在图22作为这一电平移位器，设置6个晶体管构成的电压驱动型电平移位器的电平移位器LS-6Tr，以该电平移位器LS-6Tr的输出信号为取样脉冲SMP。取样脉冲SMP(i)是由输出信号Q(i)的输出脉冲生成的。
所以，图25的取样脉冲的上升边比输出脉冲的上升边，只延迟在迟延电路delay的延迟时间+在电平移位器LS-6Tr的延迟时间的延迟时间Td-rise。并且，取样脉冲的下降边比输出脉冲下降边，只延迟电平移位器LS-6Tr的延迟时间Td-fall。
并且，专利文献2(特开平5-216441号公报；
公开日1993年8月27日)、专利文献3(特开平5-241536号公报；
公开日1993年9月21日)和专利文献4(特开平9-212133号公报；
公开日1997年8月15日)中，也记载着使后发出的取样脉冲比先发出的取样脉冲下降边延迟上升的情况。
这样，现有要采用使取样脉冲的上升边延迟的办法，避免发生弄乱对源极总线和象素充电那样的取样脉冲彼此的重叠的情况。但是，显示板的高精细化进展，相当于一帧的时间照样大致相同，就等于栅极总线数和源极总线数增加。因此，用于1条源极总线的充电时间有总体缩短的趋势，栅极驱动器和源极驱动器中用的移位寄存器要求高频驱动。
如图25所示，取样脉冲的下降边必须在图像信号DATA的数据输入有效时间内进行。所以，例如，取样脉冲下降边没有延迟的情况下，要是规定在图像信号供给期间的正中使其取样结束的话，为了正常进行取样，上述延迟的偏差，需要使之落入图像信号供给期间的后半部分。高频越高延迟容许期间越短，然而尽管成了高频驱动，源极驱动器的信号内部延迟也不变。其结果，取样脉冲的上升边延迟，高频驱动的图像信号变换定时不变的话，取样脉冲下降边也容易和次级图像信号的供给期间重叠。特别是，上述的电平移位器LS-6Tr，因为需要转换电源电压电平一般地说也可以用，然而该电平移位器LS-6Tr的延迟时间Td-fall相当大。所以，作为取样脉冲下降边全体的延迟很大，正因如此和次级图像信号的供给期间更容易重叠。
如果图像信号DATA的取样时间比数据输入有效时间还短就进行正常的写入，如果图像信号DATA的取样时间比数据输入有效时间还长，就发生相位偏移，充电不足等的写入不良。所以，如图25所示，就有取样脉冲下降边定时和数据输入有效时间的结束定时之差表示的取样容限对正常写入来说将是重要的。而且，以本级的取样脉冲下降边定时和次级取样脉冲的上升边定时之差表示的取样脉冲间余裕存在也是重要的。次级取样脉冲的上升一直进行到本级的取样脉冲的下降定时之前的话，就有成为本级写入不良的情况。
而且，随着象素数增加而负载将有增大的倾向。所以，源极总线的充电条件会变得严格起来，缩短源极总线充电时间是非常困难的。即，如以上述的例子来说，如果假设具有上述延迟的偏差而且也有很少延迟量的话，在图像信号供给期间的正中以前使取样脉冲下降是困难的。
因此，取样脉冲下降边延迟的偏差小，所以，必须减少取样脉冲下降边的延迟本身。
根据如以上那样的背景，对进行与高频驱动相应的电路设计来说，电路上减轻内部延迟时间，维持充电时间是不可或缺的。

发明内容
本发明的目的，在于提供从不同的输出端子顺序输出脉冲时，可使各脉冲的终端延迟减少的脉冲输出电路、用了該脉冲输出电路的显示器驱动电路，显示器和脉冲输出方法。
为达成上述目的，本发明的脉冲输出电路是，从不同的输出端子顺序输出脉冲的脉冲输出电路，生成第1脉冲作为从上述输出端子输出的脉冲源的脉冲；在进行了上述第1脉冲的波形变形方面生成以脉冲电平为规定电平和极性的第2脉冲，以便从上述第1脉冲的至少终端到规定期间前的电平转换为脉冲电平的倒相电平，从上述输出端子输出上述第2脉冲的结构。
因此，正当从不同输出端子顺序输出脉冲的时候，因为在第1脉冲的终端以前输出终端的第2脉冲，所以起到能减少各脉冲终端延迟的效果。
为达成上述目的，本发明显示器的驱动电路，具备上述脉冲输出电路，是把上述第2脉冲作为显示器图象信号的取样脉冲输出的结构。
因此，正当从不同输出端子顺序输出取样脉冲的时候，能减少各取样脉冲终端的延迟，起到能正常地取样图象信号的效果。
为达成上述目的，本发明的显示器是，具备上述显示器驱动电路的结构。
因此，起到图像信号能进行正常取样的良好表示的效果。
为达成上述目的，本发明的脉冲输出方法，是从不同输出端子顺序输出脉冲的脉冲输出方法，是生成第1脉冲作为从上述输出端子输出的脉冲源的脉冲；在进行了上述第1脉冲的波形变形方面生成以脉冲电平为规定电平和极性的第2脉冲，以便把从上述第1脉冲的至少终端到规定期间前的电平转换为脉冲电平的倒相电平，从上述输出端子输出上述第2脉冲的结构。
因此，不从同输出端子顺序输出脉冲的时候，因为在第1脉冲的终端以前输出终端的第2脉冲，所以起到能减少各脉冲终端延迟的效果。
本发明还有其它的目的、特征和优点，通过下面示出的记载就十分清楚了。而且，本发明的优点，在下面参照附图的说明中就会明白。


图1是表示本发明第1实施例，表示源极驱动器构成的电路框图。
图2是具备图1的源极驱动器的液晶显示器构成的框图。
图3是表示输出图1的源极驱动器所具备的取样脉冲的电平移位器构成电路框图。
图4是表示图1的源极驱动器运作的定时图。
图5是表示图3的电平移位器所具备的电平移位器构成电路框图。
图6是表示能替代图5电平移位器而在图3的电平移位器具备的电平移位器构成电路框图。
图7是表示能替代图3电平移位器而具备的电平移位器构成电路框图。
图8是表示本发明第2实施例的，表示源极驱动器构成的电路框图。
图9是表示本发明第3实施例的，表示源极驱动器构成的电路框图。
图10是表示图9的源极驱动器具备的非重叠电路构成的电路框图。
图11是表示图9源极驱动器的运作的定时图。
图12是表示能替代图10的非重叠电路具备的电平移位器构成电路框图。
图13是表示本发明第4实施例的，表示源极驱动器构成的电路框图。
图14是表示图13的源极驱动器运作的定时图。
图15是表示本发明第5实施例的，表示源极驱动器构成的电路框图。
图16是表示图15的源极驱动器的触发器输出信号定时图。
图17是表示图16的源极驱动器运作的定时图。
图18是表示本发明第6实施例的，表示源极驱动器构成的电路框图。
图19是表示图18的源极驱动器运作的定时图。
图20是表示本发明第7实施例的，表示源极驱动器构成的电路框图。
图21是表示图20的源极驱动器运作的定时图。
图22是表示现有源极驱动器构成的电路框图。
图23是表示图22的源极驱动器的触发器输出信号定时图。
图24是表示图22的源极驱动器所具备的迟延电路构成电路框图。
图25是表示图22的源极驱动器运作的定时图。
图26是表示本发明第7实施例的，表示源极驱动器构成的电路框图。
图27是表示图26的源极驱动器运作的定时图。
图28是为说明第8实施例添加标号表示图18的源极驱动器的电路框图。
图29是表示图28源极驱动器的2个时钟信号相位互相偏离情况的运作定时图。
图30是表示图1中所示源极驱动器的触发器输出信号定时图。
图31是表示现有技术的，表示具备图22所示源极驱动器的液晶显示器构成框图。
具体实施例方式
(实施例1)按照图1到图7对于本发明的一实施例说明如下。图2中，表示有关作为本实施例显示器的液晶显示器所具备的显示板1和其外围的构成。该显示板1在栅极总线GL…与和RGB对应的源极总线SL…的各交叉点具备象素，通过用源极驱动器经过源极总线SL把图象信号写入由栅极驱动器2所选定的栅极总线GL的象素进行显示。还有，各象素具备液晶电容、辅助电容、从源极总线SL来的图象信号读取用的TFT，各辅助电容的一端侧以辅助电容线Cs-Line互相连接起来。
在显示板1上，设有取样电路块1a，取样电路块1a，由对每条源极总线SL设置的图像信号进行取样的模拟开关ASW和其控制信号处理电路(取样缓冲器等)构成。源极驱动器3把连续的RGB的源极总线SL…作为一个组，把指示取样开关ASW的ON/OFF的信号(取样脉冲)输出给各个组。图像信号传输线各自设有RGB，取样是按RGB并行，从独立的取样开关ASW取入，然而这里为方便起见，是以由共同的1条图像信号传输线取入RGB用的取样开关ASW的形式图示的。还有，作为取样开关ASW控制信号的取样脉冲，如图所示那样各个组RGB共用也行，而变成独立也行。
一水平期间，例如以R的源极总线SL…作为例子，为了顺序写入图像信号，按ASW(R1)、…、ASW(Ri-1)、ASW(Ri)、ASW(Ri+1)、…这样的顺序依取样脉冲，使和R的源极总线SL连接起来的模拟开关变成ON，把从外部输入的图像信号DATA按该顺序取入源极总线SL。
这样，源极驱动器3向模拟开关ASW按1、…、i-1、i、i+1、…的顺序输出取样信号。
把该該源极驱动器(脉冲输出电路、显示器的驱动电路)3的构成表示在图1。图1中只表示与第i、i+1、i+2号的组相对应的构成。为了在各条源极总线SL上发生模拟开关ASW的取样脉冲，源极驱动器3具备移位寄存器SFT和驱动它进行电源电压变换的电平移位器LS…。
上述移位寄存器SFT虽然是图中以SR-FF表示的多个置位复位·触发器级联的，但是相邻的置位复位·触发器彼此之间，插入以图中LS表示的电平移位器。该图只表示与第i、i+1、i+2号的组对应的构成，各个组为组合1个各置位复位·触发器和1个电平移位器的结构。以后，把第i号的置位复位·触发器表记为触发器FF(i)，把第i号的电平移位器表记为LS(i)。
各电平移位器LS，在给启动端子ENA输入有源信号时，进行电源电压变换运作，并向输入端子CK·CKB输入时钟信号SCK·SCKB。时钟信号SCK和时钟信号SCKB相位互相倒相。在这里，所谓上述电源电压变换运作是，「用与生成输入信号的电路不同的电源电压进行运作，使输入信号电平移位」的，各电平移位器LS采用接到与生成时钟信号SK·SCKB的电路(图未示出)的电源电压不同的电平电源电压的供给并运作的办法，给启动端子ENA输入有源信号时，能够对输入到输入端子CK·CKB的信号进行电平变换并输出。在本实施例中也进行输入信号的倒相。输出端子OUTB和相同组的触发器FF的倒相置位输入端子SB连接。启动端子ENA和前级的触发器FF的输出端子Q连接。对输入端子CK·CKB而言，就该按奇数号码的组和偶数号码的组更换时钟信号SCK·SCKB之中的输入。这里，例如表示各种把时钟信号SCK输入到电平移位器LS(i)的输入端子CK，而把时钟信号SCKB输入到输入端子CKB。触发器FF的复位端子R和次级的触发器FF的输出端子Q连接。
至此的结构中，用图30说明有关时钟信号SCK和触发器FF的输出信号的关系。以下，把从触发器FF(i)的输出端子Q的输出称为输出信号Q(i)。
在LS(i)的启动端子ENA输入高电平有源信号时，时钟信号SCK就从低电平上升高电平，时钟信号SCKB从高电平下降到低电平的话，时钟信号SCK被转换电压，相位倒相后的信号从输出端子OUTB输出。该输出信号被输入到触发器FF(i)的倒相置位输入端子SB，其倒相信号的高电平作为输出信号Q(i)而从输出端子Q输出。这时，电平移位器LS(i+1)因为从输出端子OUTB输出高电平，所以触发器FF(i+1)的输出信号Q(i+1)成为低电平，给触发器FF(i)的复位端子R输入低电平。
时钟信号SCK随后从高电平向低电平下降，时钟信号SCKB从低电平上升到高电平的话，电平移位器LS(i+1)从输出端子OUTB输出低电平，触发器FF(i+1)的输出信号Q(i+1)成为高电平。因此，给触发器FF(i)的复位端子R输入高电平，输出信号Q(i)从高电平向低电平下降。同样，给触发器FF(i+1)的复位端子R输入由触发器FF(i+2)的输出端子Q来的高电平输出信号Q(i+2)以前，输出信号Q(i+1)保持高电平。
而且，输出信号Q(i+1)为高电平期间，时钟信号SCK从低电平上升到高电平，时钟信号SCKB从高电平下降到低电平的话，从电平移位器LS(i+2)的输出端子OUTB输出低电平，触发器FF(i+2)的输出信号Q(i+2)成为高电平。
这样以来，如图30所示高电平的输出信号Q(i)、Q(i+1)、Q(i+2)的输出脉冲就顺序，按时间序列被输出。即，在选定某栅极总线GL的一水平期间，高电平的输出信号Q(1)、...、Q(i)、Q(i+1)、Q(i+2)、...的输出脉冲的顺序输出，对各自RGB并行进行。
进而，有关本实施例的源极驱动器3，除上述电平移位器和移位寄存器SFT外，各组中具备延迟用倒相器电路3a和电平移位器3b。延迟用倒相器电路3a是倒相器的4级级联电路，其输入端子，与构成上述移位寄存器SFT的触发器FF…之中的和延迟用倒相器电路3a同组的触发器FF输出端子Q连接。而且，输出端子和电平移位器3b的输入端子IN连接。电平移位器3b具备启动端子EN，并且电平移位器3b的启动端子EN，连接到与該电平移位器3b同组的触发器FF的次级触发器FF的输出端子Q和本级触发器FF的复位端子R。电平移位器3b由输入到输入端子IN的脉冲生成作为取样电路块1a的运作用脉冲的取样脉冲，从输出端子OUTB输出。取样脉冲，从各个组不同的输出端子OUTB顺序输出。
在图3中，示出电平移位器3b的结构。电平移位器3b具备电平移位器LS-6Tr、倒相器4、模拟开关5、n型的TFT6、以及p型的TFT7。
电平移位器LS-6Tr表示在图5，是6个晶体管构成的电压驱动型电平移位器。结构如后所述。电平移位器LS-6Tr的输入端子IN经过模拟开关5而和电平移位器3b的输入端子IN连接起来。启动端子EN和倒相器4的输入端子连接起来，同时和模拟开关5的p型TFT的栅极，进而和TFT6的栅极连接起来。倒相器4的输出端子和模拟开关5的n型TFT的栅极连接，同时和TFT7的栅极连接起来。而且，TFT6的漏极和电平移位器LS-6Tr的输入端子IN连接起来。TFT6的源极和电源Vss连接。TFT7的源极和电源Vdd连接，TFT7的漏极和电平移位器LS-6Tr的输出端子OUTB连接。电平移位器LS-6Tr的输出端子OUTB成了电平移位器3b的输出端子。电平移位器LS-6Tr的高电平电源端子V-h和电源Vdd连接，电平移位器LS-6Tr的低电平电源端子V-1和电源Vssd连接起来。电平移位器LS-6Tr设低电平一侧为电源Vssd的电平，设高电平一侧为电源Vdd，把输入到自身输入端子IN的脉冲，进行倒相并从输出端子OUTB输出。
从电平移位器3b输出的脉冲作为取样脉冲而输入取样电路块1a。对取样电路块1a而言通过规定个数模拟开关ASW的控制信号处理电路的倒相器，然后将取样信号输入模拟开关ASW的p型TFT和n型TFT的各个栅极。该图的各模拟开关ASW，代表RGB的各模拟开关，图中只示出1个。
把如此的源极驱动器运作信号表示在图4中。根据由电平移位器LS和触发器FF引起的内部延迟，如该图示出的输出信号Q(i)那样，获得触发器FF的输出脉冲，其上升边比时钟信号SCK的上升边只延迟上述内部延迟的延迟时间Ta。将其作为从电平移位器LS-6Tr输出端子OUTB输出的脉冲的源脉冲的第1脉冲。
将触发器FF的输出脉冲输入到延迟用倒相器电路3a，如该图的IN那样延迟输出，并输入到电平移位器3b的输入端子IN。另一方面，该图中以输出信号Q(i+1)的信号波形所表示的一样，直至从次级的触发器FF的输出脉冲输出以前，都给图3的TFT6的栅极输入低电平，同时给TFT7的栅极输入高电平，因而TFT6、7是OFF。而且，模拟开关5成为ON。所以，输入到电平移位器3b输入端子IN的信号由电平移位器LS-6Tr进行转换电源电压并从输出端子OUTB输出。就是，输入到输入端子IN的信号为低电平时，从输出端子OUTB输出根据电源Vdd电平的高电平，输入到电平移位器3b的输入端子IN的信号为高电平时，从输出端子OUTB输出根据电源Vssd电平的低电平。
而且，本级触发器FF的输出信号Q为高电平期间，次级触发器FF的输出信号Q变成高电平，因而输入到电平移位器3b的输入端子IN的信号在高电平之间其次级的输出信号Q变为高电平。因此，给电平移位器3b的启动端子EN输入高电平，在图3中模拟开关5为OFF，TFT6为ON、TFT7为ON。所以，由电平移位器LS-6Tr产生的输出脉冲的电源电压变换运作停止，输出端子OUTB提高到电源Vdd，从输出端子OUTB输出电源Vdd的高电平。
这样以来，如图4中以第i号输出端子OUTB的信号波形所示的一样，从本级触发器FF的输出脉冲上升，只延迟由延迟用倒相器电路3a引起的延迟时间并下降，在次级的触发器FF输出脉冲(基准脉冲)的上升，即始端上升的取样脉冲，作为第2脉冲从电平移位器3b的输出端子OUTB输出。从输出端子OUTB来的输出信号，在低电平期间是激活的输出期间。
因此，如图4以斜线部分表示的那样，从输出端子OUTB输出的信号，变成只在次级触发器FF输出脉冲的上升边和输入到电平移位器3b的输入端子IN信号的下降边之差的期间除去延迟时间的信号。而且该取样脉冲的终端就是，从作为从输出端子OUTB输出的信号的源脉冲的本级触发器FF输出脉冲的脉冲终端只在触发器FF内的延迟时间Tb除去延迟。
在本实施例，对本级取样脉冲的基准脉冲(次级的触发器FF输出脉冲)，利用比本级第1脉冲(本级的触发器FF输出脉冲)下降边早上升的情况，以对本级取样脉冲的基准脉冲(次级的触发器FF输出脉冲)的上升定时决定本级取样脉冲的终端。这个想法即使以后的实施例也同样。作为取样脉冲生成的办法，是将作为对第i号组电平移位器3b输出端子OUTB的取样脉冲的基准脉冲的输出脉冲Q(i+1)，即第i+1号组的第1脉冲延迟之后，把延迟后的输出脉冲Q(i+1)一直使用到对第i+1号组电平移位器3b输出端子OUTB的取样脉冲作为基准脉冲的输出脉冲Q(i+2)的始端定时为止，同时該定时以后通过提供上述延迟了的输出脉冲Q(i+1)的脉冲电平的倒相电平，进行输出脉冲Q(i+1)的波形变形，生成第i+1号组电平移位器3b输出端子OUTB的取样脉冲。因此，通过延迟输出脉冲Q(i+1)和与输出脉冲Q(i+1)延迟无关的倒相电平的附加，就能容易地生成没有互相重叠的取样脉冲。
而且，这样以来，在对本级触发器FF的输出脉冲进行波形变形方面，使得从本级触发器FF输出脉冲的终端到次级触发器FF输出脉冲的始端为止的这一规定期间前的电平变成脉冲电平的倒相电平，生成作为好像把脉冲电平从输出端子OUTB输出适合的规定电平和极性的取样脉冲。这里，取样脉冲作为规定电平和极性的处理，和上述输出脉冲的波形变形同时进行，然而也可以另进行。还有，在本实施例，虽然借助于电平移位器LS-6Tr使触发器FF的输出脉冲电平移动规定电平，但是不做电平移位而形成和触发器FF输出脉冲电平相同规定电平也行。而且，在本实施例，触发器FF的输出脉冲相对于高电平设定取样脉冲为低电平，虽将输出脉冲和取样脉冲的极性倒过来，但输出脉冲和取样脉冲一起设为高电平或低电平的相同极性也行。这个想法即使以后的实施例也同样。
其结果，如图4的第i+1号输出端子OUTB的信号波形一样，距次级的取样脉冲下降边具有充分余裕可以作为在前上升的取样脉冲。这种情况，对成为源极驱动器3运作的同步信号的时钟信号SCK·SCKB的延迟减少，在图像信号DATA的转换和取样脉冲的上升边之间能取得足够的时间，所以对高频驱动在确保充分给源极总线SL和对象素充电时间的状态下，能进行图像信号DATA的正常取样。因此，用液晶显示器能进行良好的显示。
在这里，用图5说明有关图3的电平移位器LS-6Tr结构。
如图5所示，电平移位器LS-6Tr具备p型的TFT11、14，n型的TFT12、13、15、16，以及倒相器17。
TFT11和12的栅极向连接到电平移位器LS-6Tr的输入端子IN。而且，倒相器17的输入端子也连接到电平移位器LS-6Tr的输入端子IN，倒相器17的输出端子连接到TFT14和15的栅极。TFT11和14的源极连接到高电平电源端子V-h，TFT13和16的源极连接到低电平电源端子V-1。TFT11的漏极和TFT12的漏极互相连接，并将其和电平移位器LS-6Tr的输出端子OUTB连接一起。TFT12的源极和TFT13的漏极互相连接。TFT14的漏极和TFT15的漏极互相连接。TFT15的源极和TFT16的漏极互相连接。TFT13的栅极连接到TFT14与TFT15的连接点。TFT16的栅极连接到TFT11和TFT12的连接点。
并且，代替上述电平移位器LS-6Tr而可用的电平移位器表示在图6中。图6的电平移位器是4个晶体管构成的电压驱动型电平移位器，具备p型的TFT21、23，n型的TFT22、24，以及倒相器25。
TFT21的栅极连接到输入端子IN。而且，倒相器25的输入端子连接到上述输入端子IN，倒相器25的输出端子连接到TFT23的栅极。TFT21和23的源极连接到高电平电源端子V-h，TFT22和24的源极连接到低电平电源端子V-1。TFT21的漏极和TFT22的漏互相连接一起，其连接点连接到输出端子OUTB。TFT23的漏极和TFT24的漏极互相连接一起。TFT22的栅极连接到TFT23与TFT24的连接点。TFT24的栅极连接到TFT21和TFT22的连接点。
而且，图7中，表示能代替图3电平移位器3b使用的电平移位器。
图7的电平移位器是电流驱动型的电平移位器，它具备p型的TFT31、33、35、37，n型的TFT32、34、36，模拟开关38、39，以及倒相器40、41。
输入端子IN经过模拟开关39和TFT34的栅极连接起来。而且，输入端子IN，顺次介以倒相器41和模拟开关38，连接到TFT32的栅极和TFT35的漏极。启动端子EN和TFT36的栅极连接起来。并且，启动端子EN和模拟开关38的p型TFT的栅极连接起来。并且，启动端子EN介以倒相器40连接到TFT35和37的栅极。TFT31、33、35、37的源极都和电源Vdd连接起来，TFT32、34的源极都和电源Vssd连接起来。并且，TFT36的源极和电源Vss连接起来。
TFT31和33的栅极互相连接，其连接点连接到TFT31的漏极。TFT31的漏极和TFT32的漏极互相连接。TFT33的漏极和TFT34的漏极互相连接，其连接点连接到输出端子OUTB。TFT37的漏极也和输出端子0UTB连接起来。
以上，本实施例中虽然叙述了有关于上拉输出端子OUTB的结构，但是把取样脉冲的极性倒过来的场合下拉输出端子OUTB就行。这在以后的实施例也同样。
(实施例2)按照图8说明本发明的其他实施例如以下。还有，对有与上述实施例1相同功能的构成要素附加同样的标号，并省略其说明。
图8中，示出有关本实施例显示器的液晶显示器中具备的源极驱动器51及其外围的结构。液晶显示器是除此外，都和实施例1同样，具备显示板1和栅极驱动器2。
图8的源极驱动器51是在图1的源极驱动器3方面，具备延迟用倒相器电路3a、代替电平移位器3b的延迟用倒相器电路51a、NOR51b、以及电平移位器51c。这些都是各组中具备的，NOR51b…构成逻辑部52。电平移位器51c是由6个晶体管构成的电平移位器LS-6Tr而构成，然而在逻辑部52的电源电位和取样电路块1a的电源电位相等的情况下也能省略电平移位器51c。还有，NOR51b是输出“或非”，然而输出的极性是为便一般而言采用输出“或”的电路。这在以后的实施例也同样。
延迟用倒相器电路51a，在这里是3个倒相器级联构成的，输入本级触发器FF的输出信号Q。对NOR51b来说，输入延迟用倒相器电路51a的输出信号和次级触发器FF的输出信号。NOR51b的输出信号由电平移位器51c进行电源电压转换并输出给取样电路块1a。从本级触发器FF的输出脉冲一输出就由延迟用倒相器电路51a延迟然而从次级触发器FF的输出脉冲一输出，NOR51b的输出就在输出脉冲的上升边从次级触发器FF输出下降的脉冲，所以实施例1和同样，只在触发器FF内延迟时间Tb从作为第1脉冲的本级触发器FF的输出脉冲的脉冲终端输出除去延迟后的取样脉冲。
在具备电平移位器51c的情况下，把电源电压转换NOR51b的输出脉冲后的脉冲作为第2脉冲的取样脉冲而输送给取样电路块1a。在没有具备电平移位器51c的情况下，把NOR51b的输出脉冲作为第2脉冲的取样脉冲而输送给取样电路块1a。
如以上那样，在本实施例中，就是通过作为对第i号组取样脉冲的基准脉冲的输出脉冲Q(i+1)，即第i+1号组的第1脉冲延迟后的脉冲和作为对第i+1号组取样脉冲的基准脉冲的输出脉冲Q(i+2)的逻辑，进行作为第1脉冲的Q(i+1)的波形变形，然后生成第i+1号组的取样脉冲。就逻辑运算来说，有按照“或”运算、“与”运算或模拟开关等逻辑元件的逻辑运算等。因此，不仅脉冲的逻辑运算，而且能容易地生成没有互相重叠的第2脉冲。
(实施例3)按照图9到图12说明本发明又一个实施例如以下。还有，与上述实施例1和2具有相同功能的构成要素附加相同的标号，并省略其说明。
在图9中，示出有关本实施例显示器的液晶显示器所具备的源极驱动器61及其外围的结构。液晶显示器是除此外，都和实施例1同样，具备显示板1和栅极驱动器2。
图9的源极驱动器61是在图1的源极驱动器3方面，各组具备延迟用倒相器电路3a、代替电平移位器3b的非重叠电路61a。在非重叠电路61a的输入端子IN输入本级触发器FF的输出信号。而且，非重叠电路61a具备启动端子EN-SMPB，将前级非重叠电路61a的输出端子OUTB来的输出信号输入，通过用于控制构成取样电路块1a的模拟开关ASW的p型TFT的取样缓冲器电路(在本实施例中，由2级级联倒相器构成)。进而，非重叠电路61a具备启动端子EN-R，并输入次级触发器FF的输出信号。从输出端子OUTB输出了的信号，被输入取样电路块1a。随着如上述的那样通过取样缓冲器电路，将该信号输入取样电路块1a具备的模拟开关ASW的n型TFT的栅极和p型TFT的栅极，这个栅极信号也被输入次级非重叠电路61a的启动端子EN-SMPB。
图10中，示出非重叠电路61a的结构。非重叠电路61a具备电平移位器62，p型TFT63、66、67，n型TFT64、65，模拟开关68，以及倒相器69、70。
电平移位器62是图5中示出的6个晶体管构成的电压驱动型电平移位器。其高电平电源端子V-h经过TFT63连接到电源Vdd，低电平电源端子V-1经过TFT64连接到电源Vssd。输入端子IN经过模拟开关68连接到电平移位器62的输入端子。启动端子EN-R经过倒相器70连接到模拟开关68的n型TFT的栅极，并且，和模拟开关68的p型TFT的栅极连接起来。并且，启动端子EN-R连接到TFT65的栅极，经过倒相器70和TFT66的栅极连接起来。
TFT65的漏极连接到电平移位器62的输入端子，源极和电源Vss连接起来。启动端子EN-SMPB经过倒相器69连接到TFT63的栅极，并且，和TFT64的栅极连接起来。并且，启动端子EN-SMPB和TFT67的栅极连接起来。TFT66、67的源极连接到电源Vdd，漏极和电平移位器62的输出端子，即和非重叠电路61a的输出端子OUTB连接起来。
用图11，说明按照上述结构的取样脉冲生成运作。
如输出信号Q(i)的信号波形所示，输出本级的触发器FF输出脉冲时，由后述的说明可知，前级的取样脉冲被取样电路块1a的倒相器延迟而给启动端子EN-SMPB输入低电平，而且，如输出信号Q(i+1)的信号波形所示，给启动端子EN-R输入低电平。所以，模拟开关68成为ON，给电平移位器62输入输出脉冲，然而电源隔断，随着TFT67成为ON就从输出端子OUTB输出电源Vdd的电压电平。
然后前级的取样脉冲被取样电路块1a的倒相器延迟而给启动端子EN-SMPB输入高电平的话，TFT63、64就成为ON，TFT66、67成为OFF，因而电平移位器62把从输入端子IN输入的输出脉冲转换为电源Vssd的电压电平向输出端子OUTB输出。
这个状态继续，如输出信号Q(i+1)的信号波形所示，从次级的触发器FF输出输出脉冲的话，模拟开关68就成为OFF，TFT65成为ON，TFT66成为ON，从输出端子OUTB输出电源Vdd的电压电平。
因此，和实施例1同样，利用作为基准脉冲的次级触发器FF的输出脉冲，就能够输出距第1脉冲的本级触发器FF输出脉冲的脉冲终端，只延迟除去触发器FF内延迟时间Tb的取样脉冲。而且，该取样脉冲被取样电路块1a的倒相器延迟并输入次级的非重叠电路61a，而同样也延迟前级的取样脉冲并输入本级，因而如图11的第i-1号的取样脉冲和第i号的取样脉冲的波形所示，相邻的取样脉冲彼此没有重叠。
如以上那样，在本实施例，使第i号组的取样脉冲延迟，然后从延迟后的第i号组取样脉冲终端的定时直到基准脉冲对第i+1号组的取样脉冲的输出脉冲Q(i+2)始端的定时，利用基准脉冲对第i号组取样脉冲的输出脉冲Q(i+1)，同时該定时以后，通过提供输出脉冲Q(i+1)的脉冲电平的倒相电平，进行作为第1脉冲的输出脉冲Q(i+1)的波形变形，然后生成第i+1号组的取样脉冲。
因此，借助于延迟后的前级取样脉冲、次级输出脉冲、和附加无关于本级输出脉冲延迟的倒相电平，能容易地生成没有互相重叠的取样脉冲。
其次，图12中，示出可以不用图10的非重叠电路61a的电流驱动型电平移位器的结构。
该电平移位器具备p型的TFT71、73、75、77、79、80，n型的TFT72、74、76、78，模拟开关81、82，以及倒相器83、84、85。
输入端子IN经过模拟开关82连接到TFT74的栅极，并且，顺序经过倒相器83、模拟开关81和TFT72的栅极和TFT77的漏极连接起来。启动端子EN-R连接到TFT78的栅极和模拟开关81、82的p型TFT的栅极，并且，经过倒相器84，和TFT79的栅极和模拟开关81、82的n型TFT的栅极连接起来。启动端子EN-SMPB连接到TFT76、80的栅极，并且，经过倒相器85和TFT75的栅极连接起来。
TFT75、77、79、80的源极都连接到电源Vdd，TFT76的源极连接到电源Vssd，TFT78的源极和电源Vss连接起来。TFT71、73的源极连接到TFT75的漏极，TFT71、73的栅极互相连接起来，同时和TFT71的漏极连接起来。TFT71的漏极和TFT72的漏极互相连接起来。TFT73的漏极和TFT74的漏极互相连接，该连接点和输出端子OUTB连接起来。TFT72、74的源极都和TFT76的漏极连接起来。TFT78的漏极向和TFT74的栅极连接起来。TFT79、80的漏极和输出端子OUTB连接起来。
(实施例4)按照图13和图14说明有关本发明的又一个实施例如以下。还有，对有与上述实施例1到3相同功能的构成要素附加同一标号，并省略其说明。
在图13中，示出作为本实施例显示器的液晶显示器中具备的源极驱动器91及其外围的结构。液晶显示器是除此外，都和实施例1同样，具备显示板1和栅极驱动器2。
该源极驱动器91是，在图1的源极驱动器3的各组中，把电平移位器LS的输出端子OUT连接到触发器FF的置位输入端子S，把触发器FF的复位输入端子R和电平移位器3b的启动端子EN连接到次级电平移位器LS的输出端子的结构。在这里，图13的电平移位器LS和触发器FF的结构是基本上和图1的结构相同。还有，图13中，从电平移位器LS来的信号，如图1那样不是触发器FF的倒相置位输入端子SB，而是输入置位输入端子S，然而从电平移位器LS的输出端子OUT来的输出信号，通过1级倒相器的话就和从图1的输出端子OUTB来的输出相同。
用图14，说明由上述结构的源极驱动器91的取样脉冲生成运作。
图14中，以图4的输出信号Q(i+1)的信号波形表示的次级触发器FF输出脉冲，由以电平移位器LS(i+1)的OUT信号波形表示的次级电平移位器LS的输出脉冲置换。这种情况下，以输出信号Q(i)的信号波形表示的本级触发器FF输出脉冲，就比以LS(i)的OUT信号波形表示的本级电平移位器LS的输出脉冲上升边只延迟上升触发器FF内的延迟时间Tb。本级触发器FF的输出脉冲是第1脉冲。并且，次级电平移位器LS的输出脉冲，比本级触发器FF的输出脉冲下降边只早上升触发器FF内的延迟时间Tb。
因此，电平移位器3b，在本级触发器FF的输出脉冲上升边借助于延迟倒相器电路3a所延迟了的定时下降，在次级电平移位器LS的输出脉冲(基准脉冲)上升的定时即始端生成上升的脉冲，并作为取样脉冲(第2脉冲)而输出。这一取样脉冲，如图中斜线所示，输入电平移位器3b的输入端子IN的信号脉冲终端侧，只是除去距次级的电平移位器LS的输出脉冲上升边延迟部分的脉冲。并且，取样脉冲的终端变成了把本级触发器FF的输出脉冲下降边从次级电平移位器LS的输出脉冲上升边延迟的部分，从本级触发器FF的输出脉冲除去而成的脉冲终端。
并且，这时，次级触发器FF的输出脉冲上升边变成和本级触发器FF的输出脉冲的下降边同时，所以次级电平移位器3b输出的取样脉冲，如该图的最下部所示，仅与前级取样脉冲隔开斜线部的时间。
如以上那样，在本实施例，将作为第i号组第1脉冲的输出脉冲Q(i)延迟以后，直至作为对第i号组取样脉冲的基准脉冲的第i+1号组电平移位器LS的输出脉冲始端的定时都用延迟后的输出脉冲Q(i)，同时該定时以后采用提供输出脉冲Q(i)的脉冲电平的倒相电平的办法，进行作为第1脉冲的输出脉冲Q(i)的波形变形，生成第i号组的取样脉冲。
因此，通过延迟后的输出脉冲Q(i)和附加无关于输出脉冲Q(i)延迟的倒相电平，就能容易地生成没有互相重叠的取样脉冲。
一般地说，通过了电平移位器LS的信号因为波形衰变很大，为了整形波形衰变而将倒相器等插入电平移位器LS的输出端。但是，电平移位器LS输出一侧的负载很小时，因为不需要插入倒相器，或用小尺寸的倒相器就完成了，从更加减少延迟的观点来看，把电平移位器LS的输出照样用于生成取样脉冲的本实施例结构是有利的。另一方面，在电平移位器LS输出一侧的负载很大时，在本实施例中，把电平移位器LS的输出输入触发器FF的复位输入端子R和电平移位器3b的启动端子EN，可是也因为产生需要设置倒相器，如实施例1那样，是把电平移位器LS的输出输入触发器FF，或者其输出信号用作触发器FF的复位信号，或者输入到电平移位器3b的启动端子EN的方面有利。总之，采用把输入触发器FF的复位输入端子R的信号作为对取样脉冲的基准脉冲的办法，除去触发器FF内的延迟。
(实施例5)按照图15到图17说明本发明的又一个实施例如以下。还有，对具有上述实施例1到4相同功能的槽成要素附加同样的标号，并省略其说明。
在图15，示出有关本实施例显示器的液晶显示器具备的源极驱动器101及其外围的结构。液晶显示器是除此外，都和实施例1同样，具备显示板1和栅极驱动器2。
图15的源极驱动器101是，在图1的源极驱动器3方面，把触发器FF的复位端子R和电平移位器3b的启动端子EN，连接到2级后的触发器FF的输出端子Q。
用图16说明这时向源极总线SL…写入图象信号DATA的形式。给源极总线SL(i)写入了图像信号DATA(i)以后，继续向图像信号传输线提供图像信号DATA(i)，对源极总线SL(i+1)，或者也加上象素，以该图像信号DATA(i)进行预充电。继续给图像信号传输线提供图像信号DATA(i+1)，给源极总线SL(i+1)和象素写入图像信号DATA(i+1)，同时对源极总线SL(i+2)，或者也加上象素，然后以图像信号DATA(i+1)进行预充电。
这样以来，设置相邻的取样脉冲重叠期间，顺序进行预充电和写入数据。将这样的脉冲称为二倍脉冲。图16中，示出触发器FF所输出的输出信号Q(i)、Q(i+1)、Q(i+2)的二倍脉冲。
用图17说明使用二倍脉冲的上述结构的源极驱动器101运作。
图17是，以图4中输出信号Q(i)的信号波形来表示的来自本级触发器FF的输出脉冲要维持高电平，直至从2级后的触发器FF输出输出脉冲。以图17的输出信号Q(i+2)的信号波形来表示的2级后的触发器FF输出脉冲一上升，以输出信号Q(i)的信号波形来表示的本级触发器FF的输出脉冲(第1脉冲)，只延迟触发器FF内的延迟时间Tb就下降。另一方面，本级触发器FF输出脉冲的上升边用延迟倒相器电路3a延迟并输入到电平移位器3b的输入端子IN。
因此，电平移位器3b，在对本级触发器FF的输出脉冲上升边由倒相器电路3a延迟后的定时下降，在2级后的触发器FF输出脉冲(基准脉冲)的上升边即始端生成上升的脉冲，并作为取样脉冲(第2脉冲)而从输出端子OUTB输出。该取样脉冲，如图中斜线所示，输入到电平移位器3a的输入端子IN的信号脉冲终端侧，成为只2级后的触发器FF输出脉冲上升边除去延迟部分后的脉冲。并且，取样脉冲的终端成了，将本级触发器FF的输出脉冲下降边距2级后的触发器FF输出脉冲上升边延迟的部分从本级触发器FF输出脉冲除去而成的脉冲终端。
同样，顺次从次级的电平移位器3b输出和本级的取样脉冲重叠的取样脉冲，从2级后的电平移位器3b输出和次级的取样脉冲重叠的取样脉冲。在这里，2级后的取样脉冲因为在2级后的触发器FF输出脉冲上升边由延迟倒相器电路3a延迟后的定时下降，所以不和本级的取样脉冲重叠，能取得足够的间隔。所以，在写入本级源极总线SL和象素的图像信号DATA之后并在提供向2级后的源极总线SL和象素的预充电用图像信号DATA之前，能有余裕打开本级的取样开关ASW。并且，开始供给次级本充电用的图像信号DATA，即对2级后的源极总线SL和象素的预充电用图像信号DATA之后，能有余裕关闭2级后的模拟开关ASW。
以上，叙述了有关本实施例，然而同样，如果把3级后的触发器FF的输出信号输入到本级触发器FF的复位端子R和电平移位器3b的启动端子EN的话，就成为和3倍脉冲对应的结构。同样，可将其他实施例的第i号组和第i+1号组的关系，应用于第i号(i是自然数)的组和第i+k(k是规定的自然数)号组的关系。
(实施例6)按照图18和图19进而说明本发明的其他的实施例如以下。还有，对和上述实施例1到5相同的构成要素附加同样的标号，并省略其说明。
图18中，示出作为有关本实施例显示器的液晶显示器所具备的源极驱动器111及其外围的结构。液晶显示器是除此外，都和实施例1同样具备显示板1和栅极驱动器2。
源极驱动器111是以模拟开关112置换了图1的源极驱动器3的各电平移位器LS。对各组的模拟开关112来说，前级触发器FF的输出信号照样向n型TFT的栅极输入，并通过1级倒相器输入p型TFT的栅极。模拟开关112应该在奇数号码的组和偶数号码的组，交替地或者通过时钟信号SCK或者通过时钟信号SCKB。在该图中第i组的模拟开关112就该通过时钟信号SCK，各模拟开关112的另一方端子和本级触发器FF的置位输入端子S连接起来。还有，取入的时钟信号SCK、SCKB，通过倒相器之后，如图1那样也可以变为输入本级触发器FF的倒相置位输入端子SB。
这样的结构是时钟信号SCK、SCKB以使触发器FF的逻辑电路运作的电平输入时有利。
用图19说明上述结构源极驱动器111的运作。
如由输出信号Q(i)、Q(i+1)的信号波形所示，触发器FF的输出脉冲，距时钟信号SCK、SCKB的上升边，只延迟上升模拟开关112内的延迟时间和触发器FF内的延迟时间之和的延迟时间Tc。其输出脉冲由延迟倒相器电路3a延迟并输入电平移位器3b的输入端子IN。
因此，电平移位器3b和图4同样，本级触发器FF输出脉冲上升边在由延迟倒相器电路3a延迟后的定时下降，在次级触发器FF输出脉冲(基准脉冲)的上升边，即在始端生成上升的脉冲，并作为取样脉冲(第2脉冲)而从输出端子OUTB输出。该取样脉冲，如图中斜线所示，输入到电平移位器3a的输入端子IN的信号脉冲终端侧，成为只除去从次级触发器FF输出脉冲上升边延迟后的脉冲。并且，取样脉冲的终端成为，将本级触发器FF的输出脉冲下降边从次级触发器FF输出脉冲上升边延迟的部分，从本级触发器FF输出脉冲除去而成的脉冲终端。相邻的取样脉冲彼此没有重叠则和图14的情况同样。
并且，如本实施例那样，也可以和图13的源极驱动器91对应，把触发器FF的复位端子和电平移位器3b的启动端子EN连接到次级模拟开关112的另一方端子(触发器FF侧的端子)，而不用连接到次级触发器FF的输出端子Q。
(实施例7)按照图20和图21说明本发明又一个的实施例如以下。还有，对和上述实施例1到6相同功能的构成要素附加同样的标号，并省略其说明。
图20中，示出有关本实施例显示器的液晶显示器所具备的源极驱动器121及其外围的结构。液晶显示器是除此外，和实施例1同样，具备显示板1和栅极驱动器2。
源极驱动器121，以倒相器121a和三输入的NOR121b置换了图1的源极驱动器3的各延迟倒相器电路3a和电平移位器3b。NOR121b…构成逻辑部分122。在各组中，倒相器121a的输入端子连接到本级触发器FF的输出端子Q，倒相器121a的输出端子和NOR121b的一个输入端子连接起来。并且，NOR121b的一个其他输入端子和次级触发器FF的输出端子Q连接起来。前级NOR121b的输出端子经过倒相器的2级级联电路，和NOR121b的其余一个输入端子连接起来。还有，由倒相器121a使极性倒相是为方便，一般而言，本级触发器FF的输出端子Q连接到NOR121b的输入端子就行。但是，如后述一样，从输出端子Q到NOR121b的信号延迟，比倒相器的上述2级级联电路的延迟要小。
该倒相器的2级级联电路，作为从NOR121b的输出端子输出的信号直至输入到模拟开关ASW的n型TFT的栅极的控制信号处理电路，设置在取样电路块1a。并且，在取样电路块1a，作为从NOR121b的输出端子输出的信号直至输入到模拟开关ASW的p型TFT的栅极的控制信号处理电路，设置1级的倒相器。
用图21说明上述结构源极驱动器电路121的运作。
首先，本级触发器FF输出脉冲(第1脉冲)，通过倒相器121a使之延迟一些，如信号INB(i)的信号波形所示成为下降的脉冲。而且，次级触发器FF输出脉冲在触发器FF输出脉冲下降边之前上升，因而就像以输出信号Q(i+1)的信号波形表示一样，在信号INB(i)上升之前其次级触发器FF输出脉冲就上升。所以，这时之前，就像以信号SMP(i-1)的信号波形表示一样，前级的取样脉冲由倒相器的2级级联电路延迟而成的延迟取样脉冲SMP持续低电平，所以NOR121b的输出通过在次级触发器FF的输出脉冲上升边倒相，能决定取样脉冲的脉冲终端。
而且，取样脉冲的脉冲终端，由倒相器的2级级联电路延迟并成了输入到次级NOR121b的延迟取样脉冲SMP，然后在由1级倒相器使触发器FF的输出脉冲延迟后的信号INBi下降边之后下降。所以，在前级来的延迟取样脉冲SMP的下降边使NOR12b的输出倒相，所以能决定取样脉冲的始端。
因此，如图21的信号OUTi的信号波形所示，NOR121b生成在前级的取样脉冲下降边由倒相器的2级级联电路延迟后的定时上升，在次级触发器FF输出脉冲(基准脉冲)的上升边即在始端下降的脉冲，并作为取样脉冲(第2脉冲)而从输出端子输出。该取样脉冲，如图中斜线所示，成为本级触发器FF输出脉冲上升边由倒相器121a延迟而成的信号脉冲终端侧，只除去次级触发器FF输出脉冲上升边延迟部分的脉冲。并且，取样脉冲的终端成了，将本级触发器FF的输出脉冲下降边从次级触发器FF输出脉冲上升边延迟的部分，能从本级触发器FF输出脉冲除去的脉冲终端。
进而，取样脉冲的始端，如图中网格状所示，成为只是本级触发器FF输出脉冲上升边由倒相器121a延迟而成的信号脉冲始端侧，与前级取样脉冲下降边由倒相器的2级级联电路所延迟的定时之差部分，除去由倒相器121a延迟而成的上述信号脉冲的脉冲。
如以上那样，在本实施例中，通过第i号组的取样脉冲延迟后的脉冲、作为基准脉冲对第i号组取样脉冲的输出脉冲Q(i+1)，或使输出脉冲Q(i+1)比第i号组取样脉冲延迟小的脉冲、和作为基准脉冲对第i+1号组取样脉冲的输出脉冲Q(i+2)的逻辑运算，进行作为第1脉冲的输出脉冲Q(i+1)的波形变形，然后生成第i+1号码组的取样脉冲。作为逻辑运算，有根据“或“运算、“与”运算或模拟开关等逻辑元件的逻辑运算等。
因此，不仅脉冲的逻辑运算，而且能容易地生成没有互相重叠的第2脉冲。
(实施例8)按照图26到图29说明本发明又一个实施例如以下。还有，对具有和上述实施例1到7相同功能的构成要素附加同样的标号，并省略其说明。
本发明是，在使用了实施例6中说过的图18中示出的电路结构的情况下，作为来自外部输入信号的时钟信号SCK、SCKB产生了相位偏移的状态下输入时防止产生错误运作的。用图28和图29说明有关没有正常进行扫描情况的构造。图28是在图18的结构上标记了各信号名称，图29是表示这些信号波形。在图28中，设模拟开关112的输出信号为Y，电平移位器3b的输出信号为SMPB。并且，在这些符号的之后给组号加上括号。
如图29所示，时钟信号SCKB相对时钟信号SCK偏移，使其比图19的情况只延迟Δt，就设定为互相不同步。并且，这时，输出信号Q(i-1)虽然是输入到第i号组，但是在初级组方面，设为从外部提供的规定启动脉冲信号。输出信号Q(i-1)为高电平期间，该第i号组的模拟开关112導通就通过时钟信号SCK。所以，在时钟信号SCK的上升边信号Y(i)变为上升，因为此信号Y(i)是第i号组触发器FF的置位信号，接到信号Y(i)的上升边，稍微延迟，输出信号Q(i)就上升。至此，和正常时的运作完全不变。
而后，输出信号Q(i)上升，第i+1号组的模拟开关112導通就通过时钟信号SCKB。在这里，时钟信号SCKB相对时钟信号SCK的延迟，如果输出信号Q(i)比对信号Y(i)的延迟还大，输出信号Q(i)上升时因为时钟信号SCKB为高电平，和该输出信号Q(i)的上升同时，信号Y(i+1)就已上升。时钟信号SCK和时钟信号SCKB正确地互相反相正常运作时，由于在距信号Y(i)的上升边一半时钟部分后的时钟信号SCKB上升边信号Y(i+1)是应当上升的，所以图29中输出信号Q(i+1)是一半时钟部分早点上升，因此复位的输出信号Q(i)在非常短的期间就下降了。由于时钟信号SCK和时钟信号SCKB的偏差，在出错的位置发生信号Y(i+1)的脉冲，并作为出错的置位信号而输入其后级的触发器FF。所以，在第i号以后的组中，不能得到正常的扫描脉冲(输出信号Q)，因为没有正常电平移位器3b的输出信号SMP，当然取样中也就产生错误运作。
其次，按照图26和图27说明改善这种错误运作的结构。图26中，示出有关本实施例显示器的液晶显示器所具备的源极驱动器123及其外围的结构。液晶显示器是除此外，都和实施例1同样，具备显示板1和栅极驱动器2。
源极驱动器123是，在图18的源极驱动器111中以错误防止运作电路123a置换了模拟开关112。错误防止运作电路123a具备倒相器124、二输入NOR电路125、二输入的NAND电路126、和倒相器127。倒相器124的输入端子，在第偶数号组连接到时钟信号SCK的线，在奇数号组连接到时钟信号SCKB的线。倒相器124的输出端子，和NOR电路125的一个输入端子连接起来。NOR电路125的另一个输入端子，在第偶数号组连接到时钟信号SCKB的线，在奇数号组连接到时钟信号SCK的线。在图26中设i是偶数。还有，对上述偶数号组的连接关系和对上述奇数号组的连接关系就是与上述相反也可以。
NOR电路125的输出端子，和NAND电路126的一个输入端子连接起来。NAND电路126的另一个输入端子，和前级组触发器FF的输出端子Q连接起来。还有，在初级组方面，给NAND电路126的上述另一个输入端子输入上述启动脉冲信号。NAND电路126的输出端子和倒相器127的输入端子连接起来。倒相器127的输出端子和该组触发器FF的置位端子S连接起来。
以下，设NOR电路125的输出信号为A，设倒相器127的输出信号为X，设电平移位器3b的输出信号为SMPB。并且，在这些符号的之后给组的号码加上括号。
如图27所示，时钟信号SCKB对时钟信号SCK偏移，使其比图19的情况只延迟Δt，设定为互相不同步。错误防止运作电路123a以时钟信号SCK、SCKB为输入信号，使这些信号通过倒相器124和NOR电路125，作成信号A(i)。如图27所示，在第i号组，仅当时钟信号SCK为高电平而且时钟信号SCKB为低电平时，信号A(i)成为高电平，除此之外时信号A(i)为低电平。对时钟信号SCK和时钟信号SCKB的错误防止运作电路123a的输入位置以偶数号和奇数号交替调换，所以对第i+1号而言时钟信号SCKB输入倒相器124，时钟信号SCKB为高电平而且仅当时钟信号SCK为低电平时，信号A(i+1)成为高电平，除此之外时信号A(i+1)为低电平。
作成后的信号A(i)和输出信号Q(i-1)输入NAND电路126，通过由該NAND电路126和倒相器127构成的电路，作成信号X(i)。因此，信号X(i)，如图27所示，输出信号Q(i-1)和信号A(i)同时为高电平时就成为高电平，此外之时都是成为低电平的脉冲。信号X(i)上升的话，还有稍微延迟输出信号Q(i)就上升。该输出信号Q(i)变成高电平之后因为在大致经过一半时钟部分的时刻信号A(i+1)上升，所以信号X(i+1)在信号X(i)的上升后经过一半时钟部分的时刻就上升。因此输出信号Q(i+1)在输出信号Oni)上升之后经过一半时钟部分的时刻上升，用该上升边使输出信号Q(i)复位。这样以来，各输出信号Q就正常地输出，所以输出信号SMPB也正常地输出。以上虽然是对时钟信号SCKB和时钟信号SCK偏移情况的说明，但是即使没有这些偏离也能正常运作。
在本实施例中，生成输出信号Q的脉冲，就用相位偏移的周期脉冲信号，使得时钟信号SCK、SCKB互相不同步。而且，用前级组的输出信号Q和本级组的信号A的组合，利用由时钟信号SCK、SCKB中的一个时钟信号SCKB所规定的定时生成为了决定输出信号Q的脉冲始端定时的脉冲信号的信号X。根据信号X脉冲的生成定时，决定输出信号Q的脉冲始端。进而，如图27所示，为了决定这个输出信号Q的脉冲始端所用的时钟信号SCKB的定时对各输出信号Q不同，即对各组不同。在本实施例中，因为次级组输出信号Q的脉冲始端被决定的话本级组输出信号Q的脉冲终端也决定，所以输出信号Q的脉冲终端定时也只用时钟信号SCKB的定时，而且用各输出信号Q之间不同的定时来决定。
因此，尽管相位偏移使得时钟信号SCK、SCKB互相不同步，各输出信号Q的脉冲始端彼此之间，变成也按照时钟信号SCKB的定时分开。所以，能够防止各输出信号Q的脉冲受到其他输出信号Q脉冲的影响在出错的位置发生脉冲，或不当缩短脉冲期间之类。因此，能正常地扫描源极驱动器123，正常地输出输出信号SMPB的脉冲。
还有，时钟信号一般地说有多个也行，用于决定输出信号Q的脉冲始端的时钟信号是其中任一个就行。所用的时钟信号定时，即使互相同步的其他时钟信号定时相等的情况下，其定时可认为是以任一个时钟信号规定的定时，而不是以多个时钟信号所规定的定时。
以上，对各实施例都已说过了。还有，以上的说明中虽然对各脉冲举出没有波形衰减的情况作为例子，然而即使有波形衰减，如果在能识别脉冲电平閾值的时刻在脉冲间存在与上述延迟时间对应的时间差的话，就能进行和上述实施例同样的处理。这时，只要把上述閾值的时刻作为脉冲始端、终端就行，对照上述实施例，对第1脉冲，不但从脉冲终端到基准脉冲的始端，而且也进行除去脉冲终端以后部分那样的波形变形。
并且，各实施例中虽然举出使用TFT晶体管的例子，但是一般的MOSFET等也行。
如以上那样，本发明的脉冲输出电路(例如，源极驱动器3、51、61、91、101、111、121、123)是，从不同的输出端子顺序输出脉冲的脉冲输出电路，从上述输出端子输出的脉冲作为源脉冲而生成第1脉冲，在进行了上述第1脉冲的波形变形使得从上述第1脉冲的至少终端到规定期间前的电平变为脉冲电平的倒相电平，生成以脉冲电平为规定电平和极性的第2脉冲，并从上述输出端子输出上述第2脉冲为特征。
本发明的脉冲输出电路，如以上那样，是用在上述规定期间比上述第1脉冲的脉冲终端前具有始端的基准脉冲，决定上述第2脉冲的脉冲终端为特征。
本发明的脉冲输出电路，如以上那样，对在第i号(i是自然数)输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，是以在i+k号(k是规定的自然数)输出上述第2脉冲的上述输出端子的上述第1脉冲为特征。
本发明的脉冲输出电路，如以上那样，决定在i+k号输出上述第2脉冲的上述输出端子的上述第2脉冲始端，使对在第i号输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端延迟为特征。
本发明的脉冲输出电路，如以上那样，使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了之后，同时到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端的定时使用延迟了的上述基准脉冲，該定时以后提供上述延迟了的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，然后以生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出电路，如以上那样，根据使对在第i号输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟后的脉冲和对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，然后以生成在第i+k号输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出电路，如以上那样，是以使在第i号输出上述第2脉冲的上述输出端子的上述第2脉冲终端延迟，决定在第i+k号输出上述第2脉冲的上述输出端子的上述第2脉冲始端为特征。
本发明的脉冲输出电路，如以上那样，使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟，从延迟了的上述第2脉冲终端定时直到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时使用对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，同时該定时以后，+通过提供上述基准脉冲的脉冲电平对第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的倒相电平，进行上述第1脉冲的上述波形变形，以生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出电路，如以上那样，是以根据使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟了的脉冲、使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲或該基准脉冲比上述第2脉冲延迟还小延迟的脉冲、和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，然后生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出电路，如以上那样，是以用多个周期脉冲信号生成上述第1脉冲，利用由任一个上述周期脉冲信号规定的定时，而且，使用的上述定时对各上述第1脉冲不同，而决定上述第1脉冲始端的定时为特征。
本发明显示器的驱动电路(例如，源极驱动器3、51、61、91、101、111、121、123)，如以上那样，是以具备上述脉冲输出电路，输出上述第2脉冲作为显示器图像信号的取样脉冲为特征。
本发明显示器的驱动电路，如以上那样，是以具备输出上述第1脉冲的移位寄存器为特征。
本发明显示器的驱动电路，如以上那样，是以具备上述脉冲输出电路，上述移位寄存器用与每个上述输出端子对应的置位复位触发器(例如，FF)构成，给第i号置位复位触发器的复位端子输入i+k号置位复位触发器的输出信号为特征。
本发明显示器的驱动电路，如以上那样，是以具备上述脉冲输出电路，上述移位寄存器用与每个上述输出端子对应的置位复位触发器构成，在各上述置位复位触发器前面设置进行各上述置位复位触发器输入信号的电源电压变换的电平移位器(例如，LS)，给第i号置位复位触发器的复位端子输入i+k号的置位复位触发器以前的上述电平移位器的输出信号为特征。
本发明的显示器，如以上那样，是以具备上述显示器的驱动电路为特征。
本发明的脉冲输出方法，如以上那样，是从不同的输出端子顺序输出脉冲的脉冲输出方法，生成第1脉冲作为从上述输出端子输出的脉冲的源脉冲，在进行了上述第1脉冲的波形变形使得从上述第1脉冲的至少终端到规定期间前的电平变为脉冲电平的倒相电平，生成以脉冲电平为规定的电平和极性的第2脉冲，并从上述输出端子输出上述第2脉冲为特征。
本发明的脉冲输出方法，如以上的那样，是以用在上述规定期间比上述第1脉冲的脉冲终端前具有始端的基准脉冲，决定上述第2脉冲的脉冲终端为特征。
本发明的脉冲输出方法，如以上的那样，是以对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，为在第i+k号(k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲为特征。
本发明的脉冲输出方法，如以上那样，是以使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端延迟，决定在i+k号上输出上述第2脉冲的的上述输出端子的上述第2脉冲的始端为特征。
本发明的脉冲输出方法，如以上那样，是以使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了之后，使用延迟了的上述基准脉冲直到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时，同时該定时以后通过提供上述延迟后的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出方法，如以上那样，是以根据使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了的脉冲和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出方法，如以上那样，是以使在第i号上输出上述第2脉冲的上述输出端子上述第2脉冲的终端延迟，决定在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲始端为特征。
本发明的脉冲输出方法，如以上那样，是以使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟，从延迟后的上述第2脉冲终端定时到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时使用在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，同时在該定时以后，提供对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出方法，如以上那样，根据使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟了的脉冲、使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲或使該基准脉冲比上述第2脉冲延迟还小延迟的脉冲、和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，以生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲为特征。
本发明的脉冲输出方法，如以上那样，是以用多个周期脉冲信号生成上述第1脉冲，使用由任一个上述周期脉冲信号规定的定时，而且，使所用的上述定时对各上述第1脉冲不同，决定上述第1脉冲始端的定时为特征。
本发明的脉冲输出电路，如以上那样，是从不同的输出端子顺序输出脉冲的脉冲输出电路，生成第1脉冲作为从上述输出端子输出的脉冲的源脉冲，在进行了上述第1脉冲的波形变形使得从上述第1脉冲的至少终端到规定期间前的电平变为脉冲电平的倒相电平，生成脉冲电平为规定电平和极性的第2脉冲，并从上述输出端子输出上述第2脉冲的结构。
因此，正当从不同输出端子顺序输出脉冲时，在第1脉冲终端以前输出终止的第2脉冲，因而得到能减少各脉冲终端延迟的效果。
本发明的脉冲输出电路，如以上那样，是使用在上述规定期间比上述第1脉冲的脉冲终端前具有始端的基准脉冲，决定上述第2脉冲的脉冲终端的结构。
因此，起到能用基准脉冲的始端容易进行第1脉冲在规定期间部分的脉冲电平倒相的效果。
本发明的脉冲输出电路，如以上的那样，对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，是在i+k号(k规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲的结构。
因此，起到能以第1脉冲兼具基准脉冲，也可以不用生成另一种信号的效果。
本发明的脉冲输出电路，如以上那样，是使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端延迟，决定在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲始端的结构。
因此，起到可使第i号上所输出的第2脉冲和i+k号上所输出的第2脉冲不重叠的效果。
本发明的脉冲输出电路，如以上的那样，是使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了之后，使用延迟后的上述基准脉冲直到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端的定时，同时在該定时以后，提供上述延迟了的上述基准脉冲的脉冲电平的倒相电平，进行了上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，起到借助于延迟了的基准脉冲和提供无关于基准脉冲延迟的倒相电平，能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出电路如以上那样，是根据使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了的脉冲和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于“或”运算，“与”运算或模拟开关等逻辑元件，起到不仅脉冲的逻辑运算，而且能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出电路，如以上那样，是使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲终端延迟，决定在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲始端的结构。
因此，起到在第i号所输出的第2脉冲和在i+k号所输出的第2脉冲没有重叠的效果。
本发明的脉冲输出电路，如以上那样，是使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟，从延迟后的上述第2脉冲终端定时到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时，使用对在i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，同时在該定时以后，提供对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于延迟了的前级第2脉冲、对本级的第2脉冲的基准脉冲、和提供无关于基准脉冲对前级第2脉冲的延迟的倒相电平，起到能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出电路，如以上那样，是根据使在第1号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟了的脉冲、对在第1号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲或該基准脉冲比上述第2脉冲的延迟还小延迟了的脉冲、和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行了上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于“或”运算，“与”运算或模拟开关等逻辑元件，起到不仅脉冲的逻辑运算，而且能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出电路，如以上那样，是用多个周期脉冲信号生成上述第1脉冲，使用任一个上述周期脉冲信号的定时，而且，使所用的上述定时对各上述第1脉冲不同，决定上述第1脉冲始端定时的结构。
因此，即使相位偏移使得各周期脉冲信号不同步，各第1脉冲始端彼此，变成按照某周期脉冲信号定时隔开。所以，起到能防止各第1脉冲在受到其他第1脉冲的影响而在错了的位置发生脉冲，或不当地缩短脉冲期间之类的效果。
本发明显示器的驱动电路，如以上那样，是具备上述脉冲输出电路，输出上述第2脉冲作为显示器图像信号的取样脉冲的结构。
因此，正当从不同的输出端子顺序输出取样脉冲时，起到能减少各取样脉冲终端的延迟，能正常地取样图像信号的效果。
本发明显示器的驱动电路，如以上那样，是具备输出上述第1脉冲的移位寄存器的结构。
因此，对使用移位寄存器的驱动电路，起到对图像信号能正常取样的效果。
本发明显示器的驱动电路，如以上那样，是具备上述脉冲输出电路，上述移位寄存器用与每个上述输出端子对应的置位复位触发器构成，给第i号置位复位触发器的复位端子输入i+k号置位复位触发器的输出信号的结构。
因此，起到把置位复位触发器输出脉冲作为第1脉冲，第i号置位复位触发器输出脉冲，能进行生成利用比第i+k号置位复位触发器输出脉冲始端还延迟终端的取样脉冲的效果。
本发明显示器的驱动电路，如以上那样，是具备上述脉冲输出电路，上述移位寄存器用与每个上述输出端子对应的置位复位触发器构成，在各上述置位复位触发器前设置电平移位器进行各上述置位复位触发器输入信号的电源电压变换，把第i+k号的置位复位触发器之前的上述电平移位器的输出信号输入第i号置位复位触发器的复位端子的结构。
因此，起到把置位复位触发器输出脉冲作为第1脉冲，第i号置位复位触发器输出脉冲，能进行生成利用比第i+k号电平移位器输出脉冲始端还延迟终端的取样脉冲的效果。
本发明的显示器，如以上那样，是具备上述显示器的驱动电路的结构。
因此，起到能进行正常地取样图像信号的良好显示的效果。
本发明的脉冲输出方法，如以上那样，是从不同的输出端子顺序输出脉冲的脉冲输出方法，生成第1脉冲作为从上述输出端子输出的脉冲的源脉冲，在进行了上述第1脉冲的波形变形使从第1脉冲的至少终端到规定期间前的电平变为脉冲电平的倒相电平，生成脉冲电平为规定电平和极性的第2脉冲，并从上述输出端子输出上述第2脉冲的结构。
因此，当从不同输出端子顺序输出脉冲时，因为在第1脉冲终端以前输出终端的第2脉冲，所以起到能减少各脉冲终端延迟的效果。
本发明的脉冲输出方法，如以上的那样，是用在上述规定期间比上述第1脉冲的脉冲终端前有始端的基准脉冲，决定上述第2脉冲的脉冲终端的结构。
因此，起到能用基准脉冲的始端容易地进行第1脉冲规定期间部分的脉冲电平倒相的效果。
本发明的脉冲输出方法，如以上的那样，对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲是在i+k号(k规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲的结构。
因此，起到能以第1脉冲兼有基准脉冲，也可以不生成另一种信号的效果。
本发明的脉冲输出方法，如以上的那样，是使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端延迟，决定在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲始端的结构。
因此，起到能使第i号所输出的第2脉冲和第i+k号所输出的第2脉冲没有重叠的效果。
本发明的脉冲输出方法，如以上的那样，是使对在i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了之后，用延迟了的上述基准脉冲直到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时，同时在該定时以后，通过提供上述延迟了的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于延迟了的基准脉冲和提供无关于基准脉冲延迟的倒相电平，起到能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出方法，如以上那样，是根据使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟了的脉冲和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于“或”运算，“与”运算或模拟开关等逻辑元件，起到不仅脉冲的逻辑运算，而且能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出方法，如以上那样，是使在第i号上输出上述第2脉冲的上述输出端子上述第2脉冲终端延迟，决定在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲始端的结构。
因此，起到能使得第i号所输出的第2脉冲和i+k号所输出的第2脉冲没有重叠的效果。
本发明的脉冲输出方法，如以上的那样，是使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟，从延迟了的上述第2脉冲终端定时直到对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时，使用对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，同时在該定时以后，通过提供对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于延迟了的第2脉冲、基准脉冲、和提供无关于基准脉冲延迟的倒相电平，起到能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出方法，如以上那样，是根据使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟了的脉冲、使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲或使該基准脉冲比上述第2脉冲的延迟少的延迟了的脉冲、和对在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的结构。
因此，借助于“或”运算，“与”运算或模拟开关等逻辑元件，起到不仅脉冲的逻辑运算，而且能容易地生成没有互相重叠的第2脉冲的效果。
本发明的脉冲输出电路，如以上那样，是用多个周期脉冲信号生成上述第1脉冲，使用任一个上述周期脉冲信号的定时，而且，使该用的上述定时对各上述第1脉冲不同，决定上述第1脉冲始端定时的结构。
因此，即使相位偏移使得各周期脉冲信号不同步，各第1脉冲始端彼此成为按照某周期脉冲信号定时隔开的。所以，起到能防止各第1脉冲在受到其他第1脉冲的影响而在错了的位置发生脉冲，或不当地缩短了脉冲期间之类的效果。
这样，本发明一般地说合适使用于把数据顺序写入数据线的显示器。
在发明详细说明的项目方面做出的具体实施方案或实施例，始终是阐明本发明的技术内容，不应仅限定于其这样的具体例和狭义解释，在本发明的精神和下面记载的权利要求书范围内，都是能用种种方式变更实施的。
权利要求
1.一种脉冲输出电路(3、51、61、91、101、111、121、123)，从不同的输出端子顺序输出脉冲，其特征是，生成第1脉冲作为从上述输出端子输出的脉冲的源脉冲，进行上述第1脉冲的波形变形，使得从上述第1脉冲的至少终端起到规定期间前为止的电平变为脉冲电平的倒相电平，而且生成脉冲电平为规定的电平和极性的第2脉冲，并从上述输出端子输出上述第2脉冲。
2.按照权利要求1所述的脉冲输出电路(3、51、61、91、101、111、121、123)，其特征是，使用在比上述第1脉冲的脉冲终端早上述规定期间之前具有始端的基准脉冲决定上述第2脉冲的脉冲终端。
3.按照权利要求2所述的脉冲输出电路(3、51、61、91、101、111、121、123)，其特征是，对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，是在i+k号(k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲。
4.按照权利要求2或3所述的脉冲输出电路(3、51、61、91、101、111、123)，其特征是，使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端延迟，决定在第i+k号(i是自然数，k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲始端。
5.按照权利要求4所述的脉冲输出电路(3、51、61、91、101、111、123)，其特征是，使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟之后，使用延迟的上述基准脉冲，直到对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时为止，同时在該定时以后，通过提供上述延迟了的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
6.按照权利要求4所述的脉冲输出电路(51)，其特征是，根据使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟的脉冲和对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
7.按照权利要求2或3所述的脉冲输出电路(61、121)，其特征是是，使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲终端延迟，决定在第i+k号(i是自然数，k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲始端。
8.按照权利要求7所述的脉冲输出电路(61)，其特征是，使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟，从延迟了的上述第2脉冲终端定时到对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端的定时为止，使用对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，同时在該定时以后，通过提供对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
9.按照权利要求7所述的脉冲输出电路(121)，其特征是，根据使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟的脉冲、使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲或使該基准脉冲比上述第2脉冲的延迟少延迟的脉冲、和对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
10.按照权利要求1所述的脉冲输出电路(123)，其特征是，使用多个周期脉冲信号生成上述第1脉冲，用由任一个上述周期脉冲信号规定的定时，而且使所用的上述定时对各上述第1脉冲不同，决定上述第1脉冲始端的定时。
11.一种显示器的驱动电路，其特征是，具备权利要求1所述的脉冲输出电路(3、51、61、91、101、111、121、123)，输出第2脉冲作为显示器的图像信号的取样脉冲。
12.按照权利要求11所述的显示器的驱动电路，其特征是，具备输出上述第1脉冲的移位寄存器。
13.按照权利要求12所述的显示器的驱动电路，其特征是，上述脉冲输出电路(3、91、101、11 1、123)，使用在比上述第1脉冲的脉冲终端早上述规定的期间前具有始端的基准脉冲，决定上述第2脉冲的脉冲终端，同时对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，是在第i+k号(k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲，上述移位寄存器用与每个上述输出端子对应的置位复位触发器(FF)构成，给第i号置位复位触发器(FF)的复位端子输入第i+k号置位复位触发器(FF)的输出信号。
14.按照权利要求12所述的显示器的驱动电路，其特征是，上述脉冲输出电路(3、91、101、111、123)，使用比上述第1脉冲的脉冲终端早上述规定的期间之前具有始端的基准脉冲，决定上述第2脉冲的脉冲终端，同时对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，是在第i+k号(k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲，上述移位寄存器用与每个上述输出端子对应的置位复位触发器(FF)构成，在各上述置位复位触发器(FF)之前设置进行各上述置位复位寄存器(FF)的输入信号的电源电压的变换的电平移位器(LS)，给第i号置位复位触发器(FF)的复位端子输入第i+k号置位复位触发器(FF)之前的上述电平移位器(LS)输出信号。
15.一种显示器，其特征在于，具备权利要求11所述的显示器的驱动电路。
16.一种脉冲输出方法，从不同的输出端子顺序输出脉冲，其特征是，生成第1脉冲作为从上述输出端子输出的脉冲的源脉冲，进行上述第1脉冲的波形变形，使得从上述第1脉冲的至少终端起到规定期间前为止的电平变为脉冲电平的倒相电平，而且生成脉冲电平为规定的电平和极性的第2脉冲，并从上述输出端子输出上述第2脉冲。
17.按照权利要求16所述的脉冲输出方法，其特征是，使用在比上述第1脉冲的脉冲终端早上述规定期间之前具有始端的基准脉冲决定上述第2脉冲的脉冲终端。
18.按照权利要求17所述的脉冲输出方法，其特征是，对在第i号(i是自然数)上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，是在i+k号(k是规定的自然数)上输出上述第2脉冲的上述输出端子的上述第1脉冲。
19.按照权利要求17或18所述的脉冲输出方法，其特征是，使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端延迟，决定在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的始端。
20.按照权利要求19所述的脉冲输出方法，其特征是使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟之后，使用延迟的上述基准脉冲，直到对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端定时为止，同时在該定时以后，通过提供上述延迟了的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
21.按照权利要求19所述的脉冲输出方法，其特征是根据使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲延迟的脉冲和对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
22.按照权利要求17或18所述的脉冲输出方法，其特征是使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲终端延迟，决定在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲始端。
23.按照权利要求22所述的脉冲输出方法，其特征是，使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟，从延迟了的上述第2脉冲终端定时到对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲始端的定时为止，使用对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲，同时在該定时以后，通过提供对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的脉冲电平的倒相电平，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
24.按照权利要求22所述的脉冲输出方法，其特征是，根据使在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲延迟的脉冲、使对在第i号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲或使該基准脉冲比上述第2脉冲的延迟少延迟的脉冲、和对在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲的上述基准脉冲的逻辑运算，进行上述第1脉冲的上述波形变形，生成在第i+k号上输出上述第2脉冲的上述输出端子的上述第2脉冲。
25.按照权利要求16所述的脉冲输出方法，其特征是使用多个周期脉冲信号生成上述第1脉冲，用由任一个上述周期脉冲信号规定的定时，而且使所用的上述定时对各上述第1脉冲不同，决定上述第1脉冲始端的定时。
全文摘要
以延迟用倒相器电路延迟本级触发器的输出脉冲而输入电平移位器的输入端子。把次级触发器的输出脉冲输入本级触发器的复位端子和电平移位器的启动端子。而且，电平移位器从输出端子输出以输入到输入端子的脉冲始端为始端，以输入到启动端子的脉冲始端为终端的取样脉冲。因此，能提供当从不同的输出端子顺序输出脉冲时，能减少各脉冲终端的延迟的脉冲输出电路、用該脉冲输出电路的显示器的驱动电路、显示器和脉冲输出方法。
文档编号G09G3/20GK1680991SQ200410103748
公开日2005年10月12日 申请日期2004年12月6日 优先权日2003年12月4日
发明者横山真, 鹫尾一, 村上祐一郎, 兵头健司, 室伏洋 申请人:夏普株式会社