行读取电路的制作方法

专利名称：行读取电路的制作方法
技术领域：
本发明是有关于一种行读取(Correlated Double Sampling)电路，且特别是有关 于一种被应用来对多条数据线上传输的像素信号进行取样的行读取电路。
背景技术：
在现有技术中，行读取(Correlated Double sampling)电路可以接收一个像素所
输出的信号，并对其进行取样后输出。举例来说，像素所输出的信号包括重置电平及数据电
平，行读取电路具有对应的取样电路来分别对像素信号的重置电平及数据电平进行取样。
行读取电路还包括放大器电路，用以将取样电路取样得到的电平输出。 传统上，行读取电路的数目需与像素阵列的尺寸对应。举例来说，对尺寸为
1600X1200的像素阵列来说，其需要应用1600个行读取电路来分别对其中的1600条数据
线上传输的像素信号进行取样。如此将导致行读取电路需占用的电路面积较大的问题。

发明内容
本发明有关于一种行读取(Correlated Double Sampling)电路，其调整行读取电
路的电路结构使得一个行读取电路可被应用来对多条数据线上传输的像素信号进行取样。
如此，相较于传统行读取电路，本发明相关的行读取电路具有电路面积较小的优点。 根据本发明提出一种行读取电路，用以对像素阵列中分别通过第一及第二数据线
传输的第一及第二像素信号进行取样。行读取电路包括第一及第二取样电路、放大器电路
及控制电路。控制电路用以在第一取样期间中控制第一取样电路对第一像素信号的第一重
置电平及第一数据电平进行取样，并用以在第二取样期间中控制第二取样电路对第二像素
信号的第二重置电平及第二数据电平进行取样。控制电路还用以控制放大器电路在第一输
出期间中输出第一取样电路取样的得到的第一取样重置电平及第一取样数据电平，并在第
二输出期间中输出第二取样电路取样得到的第二取样重置电平及第二取样数据电平。 根据本发明提出一种行读取电路，用以对像素阵列中分别通过第一及第二数据线
传输的第一及第二像素信号进行取样。行读取电路包括放大器电路、控制电路、第一及第二
取样电路。第一取样电路包括第一及第二取样电容，第二取样电路包括第三及第四组电容，
第一至第四取样电容的第一端接收第一参考电压。控制电路包括第一至第四组开关。第一
组开关用以在第一取样期间将具有重置电平及数据电平的第一像素信号分别提供至第一
及第二取样电容的第二端。第二组开关用以在第二取样期间将具有重置电平及数据电平的
第二像素信号分别提供至第三及第四取样电容的第二端。第三组开关用以在第一输出期间
耦接第一及第二取样电容的第二端至放大器电路，以输出第一像素信号的重置电平及数据
电平。第四组开关用以在第二输出期间耦接第三及第四取样电容的第二端至放大器电路，
以输出第二像素信号的重置电平及数据电平。 根据本发明提出种行读取电路，用以对像素阵列中分别通过第一及第二数据线传 输的第一及第二像素信号进行取样。行读取电路包括放大器电路、控制电路、第一及第二取样电路。第一取样电路包括第一及第二取样电容，第二取样电路包括第三及第四取样电容。 控制电路包括第一至第四组开关。第一组开关用以在第一取样期间将具有重置电平及具有 数据电平的第一像素信号分别提供至第一及第二取样电容的第一端。第二组开关用以在第 二取样期间将具有重置电平及具有数据电平的第二像素信号分别提供至第三及第四取样 电容的第一端。第三组开关用以在第一输出期间耦接第一及第二取样电容的第二端至放大 器电路，以输出第一像素信号的重置电平及数据电平。第四组开关用以在第二输出期间耦 接第三及第四取样电容的第二端至放大器电路，以输出第二像素信号的重置电平及数据电 平。


为让本发明的上述内容能更明显易懂，下面将配合附图对本发明的较佳实施例作 详细说明，其中 图1绘示应用本发明实施例的行读取电路的影像感测装置的方块图。
图2绘示依照本发明第一实施例的行读取电路的电路图。
图3绘示了图2的行读取电路的相关信号波形图。
图4绘示依照本发明第二实施例的行输出电路的电路图。
图5绘示乃图4的行输出电路的相关信号波形图。
具体实施例方式
本实施例的行读取(Correlated Double Sampling)电路通过时序控制的方式来 使一个行读取电路可对多条数据线上的像素信号进行取样。 本实施例的行读取电路用以对像素阵列中分别通过第一及第二数据线传输的第 一像素信号及第二像素信号进行取样。行读取电路包括第一取样电路、第二取样电路、放大 器电路及控制电路。控制电路用以在第一取样期间中控制第一取样电路对第一像素信号的 第一重置电平及第一数据电平进行取样，并用以在第二取样期间中控制第二取样电路对第 二像素信号的第二重置电平及第二数据电平进行取样。控制电路还用以控制放大器电路在 第一输出期间中输出第一取样电路取样得到的第一取样重置电平及第一取样数据电平，并 在第二输出期间中输出第二取样电路取样得到的第二取样重置电平及第二取样数据电平。
第一实施例 请参照图1，其绘示应用本发明实施例的行读取电路的影像感测装置的方块图。影 像感测装置1包括像素阵列12、列解码器(Row Decoder) 14、行解码器(ColumnDecoder) 16、 时序控制器(Timing Controller) 18、行读出模块20、偏压电路22及输出处理器24。
像素阵列12例如为具有尺寸MXN的互补式金属氧化物半导体 (ComplementaryMetal Oxide Semiconductor, CMOS)像素阵列，其用以感应产生尺寸为 MXN像素的感测影像，其中M与N均为大于1的自然数。像素阵列12受控于列解码器14、 行解码器16、时序控制器18及偏压电路22，其产生的感测影像可通过数据线SL1 SLM、行 读出模块20及输出处理器24输出。 在本实施例中，行读出模块20包括K个行读出电路20J 20J(，其用以对像素阵 列12中M行像素进行读出操作，K为小于M的自然数。于一较佳实施例中，K 二M/2，亦即，各行读出电路20_1 20_K用以检测两行像素上各像素的像素信号。 由于各行读出电路20_1 20_1(的操作实质上相似，接下来仅以一个读出电路20_ i读取数据线SLx上传输的像素信号PI及数据线SLy上传输的像素信号P2的操作为例作 说明，其中i为小于或等于K的自然数，x与y为小于或等于M的自然数；在本例中，数据线 SLx及SLy为彼此相邻的数据线。 请参照图2及图3，图2绘示依照本发明第一实施例的行读取电路的电路图，图3 绘示图2的行读取电路的相关信号波形图。行读取电路20」包括取样电路202、204、控制 电路206及放大器电路208。取样电路202包括取样电容CI及C2，取样电路204包括取样 电容C3及C4。取样电容C1 C4的一端接收参考电压Vrl，另一端耦接至控制电路206。
控制电路206包括开关SW1及SW2，开关SW1及SW2的第一输入端分别耦接至取样 电容Cl及C2，第二输入端用以接收像素信号Pl 。开关SW1受控于控制信号Sl在子取样期 间TS1中导通，以提供像素信号Pl至取样电容Cl。此时像素信号Pl具有重置电平LS1，如 此取样电容Cl取样得到重置电平LSI相对于参考电压Vrl的取样电压VI。开关SW2受控 于控制信号S2在子取样期间TS2中导通，以提供像素信号Pl至取样电容C2。此时像素信 号Pl具有数据电平LD1 ，如此取样电容C2取样得到数据电平LD1相对于参考电压Vr 1的取 样电压V2。 控制电路206还包括开关SW3及SW4，其的电路结构与操作相似于开关SW1及SW2， 以分别响应于控制信号S3及S4在对应的子取样期间中导通，使取样电容C3及C4分别取 样得到重置电平LS2及数据电平LD2相对于参考电压Vrl的取样电压V3及V4。在本实施 例中，控制信号S3与S4的波形实质上等于控制信号Sl及S2的波形，而控制信号S3及S4 例如分别控制开关SW3及SW4在子取样期间TS1及TS2中导通。 放大器电路208包括放大器208a及208b，在一个实施例中，放大器208a及208b 具有源极随耦器(Source Follower)组态。在这个实施例中，放大器电路208用以对放大 器208a及208b所接收的信号进行差值放大。 控制电路206包括开关SW5及SW6，开关SW5及S怖的第一输入端分别耦接至取样 电容Cl及C2，第二输入端分别耦接放大器208a及208b的输入端。开关SW5及S怖分别受 控于控制信号S5及S6在输出期间T01中导通，以将取样电容Cl及C2取样的取样电压VI 及V2分别输入放大器208a及208b，以对应地将输出信号0UT1及0UT2输出。
控制电路206还包括开关SW7及SW8，其的电路结构与操作相似于开关SW5及SW6， 分别响应于控制信号S7及S8在输出期间T02中导通，以将取样电容C3及C4取样的取样 电压V3及V4分别输入放大器208a及208b，使得放大器208a及208b对应地将输出信号 0UT1及0UT2输出。 控制电路206还包括开关SW9及SWIO，开关SW9及SW10的第一输入端分别耦接至 放大器208a及208b的输入端，第二输入端接收参考电压Vr2。开关SW9及SW10分别受控 于控制信号S9及S10于重置期间TR中导通，以提供参考电压Vr2至放大器208a及208b 的输入端。如此，可在进入输出期间T01及T02之前先将放大器208a及208b的输入电平 重置为参考电压Vr2。这样一来，可避免放大器208a及208b产生的输出信号0UT1及0UT2 的电平受到前一笔输入信号的影像而产生偏移。 另外，由于在重置期间TR中，输入放大器208a及208b的信号同为参考电压Vr2，输出信号0UT1及0UT2在重置期间TR中的电平差实质上为放大器208a及208b的输出信号 偏差值(Offset Value)。如此，通过前述重置期间TR的操作，操作者亦可得知放大器208a 及208b间的输出信号偏差值，以对放大器208a及208b进行偏差值的补偿。
在本实施例中虽仅以行读出电路20」读取传输数据线SLx及SLy上的像素信号 PI及P2的操作为例作说明，然而行读出模块20中其它行读出电路的操作可根据行读出电 路20」的操作类推得到。在本实施例中虽仅以数据线SLx及SLy为彼此相邻的数据线的 情形为例作说明，然而数据线SLx及SLy并不局限于彼此相邻的数据线(并且可能为同一 数据线)。在其它例子中，数据线SLx及SLy亦可为对应至若干像素中具有相同颜色的次像 素的数据线。 在本实施例中虽仅以行读取模块20中的行读出电路的数目K实质上等于M/2的 情形为例作说明，然而K与M并不局限于满足前述关系。 在本实施例中虽仅以行读取电路20」用以检测两条数据线上的像素信号的情形 为例作说明，然而本实施例的行读取电路20」并不局限于此，而还可用以检测三条或三条 以上的数据线上的像素信号。 本实施例的行读取电路具有多个取样电路，用以受控于控制电路在对应的取样期 间对相对应的像素信号进行取样。本实施例的行读取电路还通过控制电路在多个输出期间 中分别控制此些取样电路将对应取样的电平通过放大器电路输出。如此，相较于传统行读 取电路，本发明相关的行读取电路具有电路面积较小的优点。
第二实施例 请参照图4及图5，图4绘示依照本发明第二实施例的行输出电路的电路图，图 5绘示了图4的行输出电路的相关信号波形图。与第一实施例不同地，本实施例的取样电 路202'及204'中的取样电容C1' C4'两端的电平由控制电路206'提供，控制电路 206'还用以在对应的取样期间中提供参考电压Vr4至取样电容Cl' C4'。
更具体说，开关SW5' 、SW7'及SW9'分别响应于控制信号S5' 、S7'及S9'在子 扫描期间TS1'中导通，以形成短路路径提供参考电压Vr4至取样电容Cl'及C3'的一端。 如此，取样电容C1'及C3'分别取样得到像素信号P1'的重置电平P—RST相对于参考电压 Vr4的取样电压Vl'及像素信号P2'的重置电平P—RST'相对于参考电压Vr4的取样电压 V2'。 相似地，开关SW6' 、SW8'及SW10'是分别响应于控制信号S6' 、S8'及S10'在 子扫描期间TS2'中导通，以形成短路路径提供参考电压Vr4至取样电容C2'及C2'的一 端。如此，取样电容C2'及C4'是分别取样得到像素信号P1'的数据电平P—SIGLD1'相 对于参考电压Vr4的取样电压V3'及像素信号P2'的数据电平P—SIG' LD2'相对于参考 电压Vr4的取样电压V4'。 本实施例的控制电路206'还包括开关SW11，其用以响应于控制信号S11在对应 的电平移位期间中导通，使取样电容C1'及C2'的一端具有相同的电压电平。在一个例子 中，若经过取样过程后，A点电压VA为重置电平P_RST， B点电压VB为信号电平P_SIG， C点 电压VC为Vr4，D点电压VD为Vr4。此时若打开开关SWll，电容Cl'与C2'上的电荷重新 分配，而A点与B点电压VA及VB满足
VA = VB = |(P—RST + P一SIG) C点电压VC与D点电压VD分别满足VC = Vr4 -丄(P一RST - P一SIG) '
2VD = Vr4」(P SIG-P RST)
2 - 如此，在开关SW11致能后，C点电压VC与DD点电压VD间的电压差值的绝对值
ABS (VC-VD)满足
ABS(VC-VD)= VC-VD =
Vr4誦丄(P一SIG — P~RST) - {Vr4 -丄(P—RST — P—SIG}
2 2= |P—RST - P—SIG| 亦即C点电压VC与D点VD间的电压差值的绝对值和A点与B点的原始电压差值 的绝对值相同。换言之，本实施例的控制电路206'提供至放大器电路208'的电压差值的 绝对值ABS (VC-VD)是实质上等于重置电平P_RST与信号电平P_SIG间的差值电压的绝对 值，而C点电压VC与D点电压VD经过电平调整。此时电平调整后的C点电压VC与D点电 压VD被提供至放大器电路208'并对应地输出。 相似地，本实施例的控制电路206'还包括开关SW12，其的操作是相似于开关 SW11的操作，以使C点电压VC与D点电压VD的电压差等于重置电平P_RST'与信号电平 PP_SIG'间的电压差。于此，并不再对其的操作进行赘述。 如此，通过开关SW9-SW12的操作，本实施例的行输出电路20」'可有效地调整提 供至放大器电路208'的信号的电平。 在本实施例中虽仅以在对应的电平移位期间通过导通的开关SW11短路连接取样 电容C1'及C2'的一端，及通过导通的开关SW12断路连接取样电容C3'及C4'的一端， 使电容C1'及C2'的一端电容C3'及C4'的一端具有相同的电压的例子为例子作说明， 然而本实施例的行输出电路并不局限于此。 在另外的例子中，亦可通过开关将取样电容C1'及C2'的一端同时耦接至一参 考电平，如此，亦可使取样电容C1'及C2'的一端具有相同电压电平。相似地，亦可通过对 应的开关将取样电容C3'及C4'的一端同时接至此参考电平，使取样电容C3'及C4'的 一端具有相同电压电平。 本实施例的行读取电路亦具有多个取样电路以在对应的取样期间对相对应的像 素信号进行取样。而本实施例的行读取电路亦通过控制电路在多个输出期间中分别控制此 些取样电路将对应取样的电平通过放大器电路输出。如此，相较于传统行读取电路，本发明 相关的行读取电路亦具有电路面积较小的优点。 在本发明上述实施例中虽仅以行读取电路的输出信号具有如图3及如图5所示的 输出信号波形0UT1与0UT2及输出信号波形0UT1'与0UT2'的情形为例作说明，然而本发 明上述实施例仅提出本发明突出的行读取电路的若干个操作实例，本实施例提出的行读取 电路的输出信号的实际波形不局限于此，而应以实际情况为准。
综上所述，虽然本发明已以较佳实施例揭露如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的改变或替换。因此，本发明的保护范围当视后附的本申请权利要求利范围所界定的为准。
权利要求
一种行读取电路，用以对一像素阵列中通过一第一数据线传输的一第一像素信号及通过一第二数据线传输的一第二像素信号进行取样，该行读取电路包括一第一取样电路及一第二取样电路；一放大器电路；以及一控制电路，用以在一第一取样期间中控制该第一取样电路对该第一像素信号的一第一重置电平及一第一数据电平进行取样，并用以在一第二取样期间中控制该第二取样电路对该第二像素信号的一第二重置电平及一第二数据电平进行取样；其中，该控制电路还用以控制该放大器电路在一第一输出期间中输出该第一取样电路取样所得到的一第一取样重置电平及一第一取样数据电平，并在一第二输出期间中输出该第二取样电路取样所得到的一第二取样重置电平及一第二取样数据电平。
2. 根据权利要求1所述的行读取电路，其特征在于该第一及该第二取样电路分别包括一第一取样电容及一第二取样电容，分别用以在该第一取样期间的一第一子期间对该第一重置电平进行取样，及用以在该第一取样期间的一第二子期间对该第一数据电平进行取样；及一第三取样电容及一第四取样电容，分别用以在该第二取样期间的一第三子期间对该第二重置电平进行取样，及用以在该第二取样期间的一第四子期间对该第二数据电平进行取样。
3. 根据权利要求2所述的行读取电路，其特征在于该控制电路包括一第一开关及一第二开关，第一输入端耦接至该第一数据线，第二输入端分别耦接至该第一取样电容的一端及该第二取样电容的第一端，该第一及该第二开关分别于该第一及该第二子期间导通；及一第三开关及一第四开关，第一输入端耦接至该第二数据线，第二输入端分别耦接至该第三取样电容的一端及该第四取样电容的第一端，该第三及该第四开关分别于该第三及该第四子期间导通。
4. 根据权利要求3所述的行读取电路，其特征在于该放大器电路包括一第一放大器及一第二放大器；该控制电路还包括一第五开关及一第六开关，第一输入端分别耦接至该第一及该第二放大器的输入端，第二输入端接收一参考电压，该第五及该第六开关用以在一重置期间中提供该参考电压至该第一及该第二放大器的输入端；该重置期间触发于该第一及该第二输出期间之前，且该重置期间、该第一及该第二输出期间相互错开。
5. 根据权利要求4所述的行读取电路，其特征在于该控制电路还包括一第七开关及一第八开关，第一输入端分别耦接至该第一及该第二取样电容的第一端，第二输入端分别耦接至该第一及该第二放大器的输入端，该第七及该第八开关于该第一输出期间导通；及一第九开关及一第十开关，第一输入端分别耦接至该第三及该第四取样电容的第一端，第二输入端分别耦接至该第一及该第二放大器的输入端，该第九及该第十开关于该第二输出期间导通。
6. 根据权利要求4所述的行读取电路，其特征在于该控制电路还包括 一第七开关及一第八开关，第一输入端分别耦接至该第一及该第二取样电容的第二端，第二输入端分别耦接至该第一及该第二放大器的输入端，该第七及该第八开关于该第 一输出期间导通；及一第九开关及一第十开关，第一输入端分别耦接至该第三及该第四取样电容的第二 端，第二输入端分别耦接至该第一及该第放大器的输入端，该第九及该第十开关于该第二 输出期间导通。
7. 根据权利要求6所述的行读取电路，其特征在于该第五及该第七开关还在该第一子期间中导通，以提供该参考电压至该第一取样电容 的第二端；该第六及该第八开关更在该第二子期间中导通，以提供该参考电压至该第二取样电容 的第二端；该第五及该第九开关更在该第三子期间中导通，以提供该参考电压至该第三取样电容 的第二端；及该第六及该第十开关还在该第四子期间中导通，以提供该参考电压至该第四取样电容 的第二端。
8. 根据权利要求6所述的行读取电路，其特征在于该控制电路还包括 一第十一开关，用以在一第一电平移位期间中使该第一及该第二取样电容的第一端具有相同的电压电平；及一第十二开关，用以在一第二电平移位期间中使该第三及该第四取样电容的第一端具 有相同的电压电平。
9. 根据权利要求2所述的行读取电路，其特征在于该第一及该第三子期间为相同的操 作期间，该第二及该第四子期间为相同的操作期间。
10. 根据权利要求1所述的行读取电路，其特征在于该第一及该第二数据线为相异的 数据线。
11. 一种行读取电路，用以对一像素阵列中通过一第一数据线传输的一第一像素信号 及通过一第二数据线传输的一第二像素信号进行取样，该行读取电路包括一放大器电路； 一第一取样电路，包括一第一取样电容及一第二取样电容，该第一及第二取样电容的第一端接收一第一参考 电压；一第二取样电路，包括一第三取样电容及一第四组电容，该第三及该第四取样电容的第一端接收该第一参考 电压；以及一控制电路，包括一第一组开关，用以在一第一取样期间将具有一第一重置电平的该第一像素信号及具 有一第一数据电平的该第一像素信号分别提供至该第一及该第二取样电容的第二端；一第二组开关，用以在一第二取样期间将具有一第二重置电平的该第二像素信号及具 有一第二数据电平的该第二像素信号分别提供至该第三及该第四取样电容的第二端；一第三组开关，用以在一第一输出期间耦接该第一及该第二取样电容的第二端至该放 大器电路，以输出该第一取样电容取样的该第一重置电平及输出该第二取样电容取样的该 第一数据电平；及一第四组开关，用以在一第二输出期间耦接该第三及该第四取样电容的第二端至该放 大器电路，以输出该第三取样电容取样的该第二重置电平及输出该第四取样电容取样的该 第二数据电平。
12. 根据权利要求11所述的行读取电路，其特征在于 该放大器电路包括一第一放大器及一第二放大器； 该控制电路还包括一第五组开关，用以在一重置期间中提供一第二参考电压至该第一及该第二放大器的 输入端；及该重置期间触发于该第一及该第二输出期间之前，且该重置期间、该第一及该第二输 出期间相互错开。
13. —种行读取电路，用以对一像素阵列中通过一第一数据线传输的一第一像素信号 及通过一第二数据线传输的一第二像素信号进行取样，该行读取电路包括一放大器电路； 一第一取样电路，包括 一第一取样电容及一第二取样电容； 一第二取样电路，包括 一第三取样电容及一第四取样电容；以及 一控制电路，包括一第一组开关，用以在一第一取样期间将具有一第一重置电平的该第一像素信号及具 有一第一数据电平的该第一像素信号分别提供至该第一及该第二取样电容的第一端；一第二组开关，用以在一第二取样期间将具有一第二重置电平的该第二像素信号及具 有一第二数据电平的该第二像素信号分别提供至该第三及该第四取样电容的第一端；一第三组开关，用以在一第一输出期间耦接该第一及该第二取样电容的第二端至该放 大器电路，以输出该第一取样电容取样的该第一重置电平及输出该第二取样电容取样的该 第一数据电平；及一第四组开关，用以在一第二输出期间耦接该第三及该第四取样电容的第二端至该放 大器电路，以输出该第三取样电容取样的该第二重置电平及输出该第四取样电容取样的该 第二数据电平。
14. 根据权利要求13所述的行读取电路，其特征在于还包括一第五组开关，用以在一重置期间提供一参考电压至该第一及该第二放大器的输入端5及该重置期间触发于该第一及该第二输出期间之前，且该重置期间、该第一及该第二输 出期间相互错开。
15. 根据权利要求14所述的行读取电路，其特征在于该第三组及该第五组开关还在该第一取样期间中导通，以提供该参考电压至该第一及 该第二取样电容的第二端；该第四组及该第五组开关还在该第二取样期间中导通，以提供该参考电压至该第三及该第四取样电容的第二端。
16.根据权利要求13所述的行读取电路，其特征在于该控制电路还包括 一第六组开关，用以在一第一电平移位期间中使该第一及该第二取样电容的第一端具有相同的电压电平，并用以在一第二电平移位期间中使该第三及该第四取样电容的第一端具有相同的电压电平。
全文摘要
本发明是一种行读取电路，用以对像素阵列中分别通过第一及第二数据线传输的第一及第二像素信号进行取样。行读取电路包括第一及第二取样电路、放大器电路及控制电路。控制电路用以在第一取样期间中控制第一取样电路对第一像素信号的重置电平及数据电平进行取样，并用以在第二取样期间中控制第二取样电路对第二像素信号的重置电平及数据电平进行取样。控制电路控制放大器电路在第一输出期间中输出第一像素信号的重置电平及数据电平，并在第二输出期间中输出第二像素信号的重置电平及数据电平。
文档编号G09G3/32GK101739926SQ20081017623
公开日2010年6月16日 申请日期2008年11月14日 优先权日2008年11月14日
发明者周国煜 申请人:联咏科技股份有限公司