用于平板显示设备的数据接口的装置和方法

专利名称：用于平板显示设备的数据接口的装置和方法
技术领域：
本发明涉及平板显示设备，更具体地说，本发明涉及用于平板显示设备 的数据接口的装置和方法，能在数字数据中嵌入时钟的状态中传送时钟，由 此减少传输线的数量。
背景技术：
作为使用数字数据显示图像的典型的平板显示设备，已知使用液晶的液 晶显示(LCD)设备、使用惰性气体的放电的等离子显示面板(PDP)，使用 OLEDs的有机发光二极管(OLED)显示设备。
这些平板显示设备正趋向更高清晰度和更大尺寸，以便显示更高质量的 图像。在这种情况下，然而，要求数据传送量的增加。因此，可能存在因为 需要使用更高数据传送频率和增加数据传输线的数量，因此，电磁干扰(EMI) 增加的问题。特别地，因为EMI可能主要发生在平板显示设备中的定时控 制器和多个数据集成电路(ICs)之间的数字接口处，因此，EMI问题可能 导致平板显示设备的不稳定操作。
为降低数据高速传输期间的EMI和功耗，平板显示设备将各种方法用 于数据接口，以及6条数据总线。例如，平板显示设备使用差分电压，例如 低压差分信号(LVDS)、微型LVDS、小幅度摆动差动信号等等的数据接口 方法。
在数据接口方法中，使用一对传输线之间的差分电压，实现数据传输。 为此，有必要每一位数据，使用一对传输线。由此，数据传输线的数量增加， 因此，由数据传输线之间的干扰引起的数据失真增加。为此，存在难以在印 刷电路板(PCB)上设计数据传输线的问题。
9同时，常规的平板显示设备使用多点系统，在这种系统中，定时控制器 将时钟和数据传送到多个数据IC，这些数据IC再分别响应所传送的时钟， 顺序地采样所传送的数据，以便使用该采样数据。但是，在这种多点系统中， 因为当与定时控制器的时钟传送距离增加时，时钟延迟增加，因此，存在难 以实现精确数据采样的问题。

发明内容
因此，本发明针对用于平板显示设备的数据接口的装置和方法，基本上 消除由于现有技术的限制和缺陷而引起的一个或多个问题。
本发明的目的是提供用于平板显示设备的数据接口的装置和方法，能在 数字数据中嵌入时钟的状态中传送时钟，由此减少传输线的数量。
本发明的另一目的是提供平板显示设备的数据接口的装置和方法，能稳 定地检测嵌入数据中的时钟，由此实现精确数据采样。
在下文的说明书中，将部分阐述本发明的另外的优点、目的和特征，部 分在验证下文后，对本领域的技术人员来说将是显而易见的，或可以从实施 本发明了解。本发明的目的和其他优点可以通过特别在所写的说明书和权利 要求书以及附图中指出的结构来实现和获得。
为实现这些目的和其他优点以及根据本发明的目的，如在此具体和宽 泛， 一种用于平板显示设备的数据接口的装置包括内置在定时控制器中的 发射机单元，传送具有在连续数据之间嵌入的嵌入时钟的传输数据和表示该 嵌入时钟的时钟使能信号；以及分别内置在连接到定时控制器的多个数据集 成电路中的接收机单元，响应时钟使能信号，从传输数据分离和检测嵌入时 钟和数据。
发射机单元可以包括分频器，用于分频点时钟，以便提供嵌入时钟和时 钟使能信号；串行器，用于将输入并行数据转换成串行数据，在连续串行数 据之间嵌入嵌入时钟，以及将最终数据作为将提供给数据集成电路的每一个 的传输数据来提供；以及差分信号发射机，用于将传输数据和时钟使能信号 分别转换成差分信号，以及传送差分信号，
接收机单元可以包括差分信号接收机，用于使用从发射机单元接收的差 分信号，恢复传输数据和时钟使能信号；时钟/数据检测器，用于响应时钟使
10能信号，从传输数据分离和检测对应于嵌入时钟的第一时钟和串行数据；倍 频器，用于倍增第一时钟的频率，输出第二时钟；以及解串器，用于使用第 二时钟，将串行数据转换成并行数据，并输出并行数据。
在本发明的另一方面中， 一种用于平板显示设备的数据接口的方法包 括分频输入时钟，由此生成嵌入时钟和表示嵌入时钟的时钟使能信号；将 并行数据转换成串行数据，在连续串行数据之间嵌入该嵌入时钟，以及将最 终数据作为传输数据来提供；将传输数据和时钟使能信号分别转换成差分信 号，以及传输差分信号；使用传送的差分信号，恢复传输数据和时钟使能信
号；响应所恢复的时钟使能信号，从所恢复的传输数据，分离和检测对应于
嵌入时钟的第一时钟和串行数据；倍增第一时钟的频率，由此输出第二时钟；
以及将串行数据转换成并行数据，以及输出并行数据。
在本发明的另一方面中， 一种用于平板显示设备的数据接口的装置，包
括内置在定时控制器中的发射机单元，传送具有在连续数据之间嵌入的嵌 入时钟的传输数据；以及分别内置在连接到定时控制器的多个数据集成电路
中的接收机单元，使用传输数据，生成时钟屏蔽信号，以及响应时钟屏蔽信 号，从传输数据分离和检测嵌入时钟和数据。
发射机单元可以包括分频器，用于分频点时钟，以便提供嵌入时钟；串 行器，用于将输入并行数据转换成串行数据，在连续串行数据之间嵌入嵌入 时钟，以及将最终数据作为将提供给数据集成电路的每一个的传输数据来提 供；以及差分信号发射机，用于将传输数据转换成差分信号，以及传送差分 信号，
接收机可以单元包括差分信号接收机，用于使用从发射机单元接收的差 分信号，恢复传输数据；时钟/数据检测器，用于响应时钟使能信号，从传输 数据分离和检测对应于嵌入时钟的第一时钟和串行数据；倍频器，用于倍增 第一时钟的频率，输出第二时钟；解串器，用于使用第二时钟，将串行数据 转换成并行数据，并输出并行数据，以及屏蔽信号生成器，用于使用第一和 第二时钟，生成时钟屏蔽信号。
发射机单元可以在有效数据周期中，提供嵌入时钟数据作为传输数据， 而在连续有效数据周期间之间的消隐周期中，仅提供嵌入时钟作为传输数 据。屏蔽信号生成器可以在消隐周期内的屏蔽锁定周期中，将时钟屏蔽信号
11锁定在使能状态中。时钟激据检测器可以使用锁定在使能状态中的时钟屏蔽 信号，检测在屏蔽锁定周期中嵌入传输数据中的嵌入时钟，并可以输出所检 测的嵌入时钟作为第一时钟。
时钟/数据检测器可以包括第一与门，用于对传输数据和时钟屏蔽信号执 行与操作，以便检测时钟屏蔽信号的使能周期中的嵌入时钟，并输出所检测 的嵌入时钟作为第一时钟，非门，用于反转时钟屏蔽信号；以及第二与门， 用于对传输数据和反转的时钟屏蔽信号执行与操作，以便检测时钟屏蔽信号 的禁用周期中的串行数据，以及输出所检测的串行数据。
另外，时钟/数据检测器可以包括第一与门，用于对传输数据和时钟屏蔽 信号执行与操作，以便检测时钟屏蔽信号的使能周期中的嵌入时钟，并输出 所检测的嵌入时钟作为第一时钟；计数器，用于当输入第一时钟时，计数第 二时钟，以便生成数据屏蔽信号；以及第二与门，用于对传输数据和数据屏 蔽信号执行与操作，以便检测数据屏蔽信号的使能周期中的串行数据，以及 输出所检测的串行数据。
屏蔽信号生成器可以包括计数器，用于当输入第一时钟时，计数第二 时钟，以便输出计数信号；以及定时匹配单元，用于延迟计数信号，以及输 出所延迟的计数信号。
另外，屏蔽信号生成器可以包括第一屏蔽信号生成器，用于当输入第一 时钟时，计数第二时钟，以及输出第一时钟屏蔽信号；第一屏蔽信号校验器， 用于校验第一时钟屏蔽信号是否正常，以及当确定第一时钟屏蔽信号正常 时，输出第一时钟屏蔽信号，相反，输出异常检测信号；通电检测器，用于 检测通电时刻，输出通电检测信号；第二屏蔽信号生成器，用于当输入通电 检测信号或异常检测信号时，生成和输出第二时钟屏蔽信号；以及或门，用 于对第一和第二时钟屏蔽信号执行或操作，并输出最终信号作为时钟屏蔽信 号，
第一屏蔽信号校验器可以计数第一时钟屏蔽信号的使能周期中的第一 时钟，以及当最终计数值等于参考值时，确定第一时钟屏蔽信号正常，而当 最终计数值不同于参考值时，确定第一时钟屏蔽信号异常。
当输入通电检测信号或异常检测信号时，从第二屏蔽信号生成器输出的 第二时钟屏蔽信号可以在预定时间内被保持在使能状态，然后被禁用。
12嵌入时钟可被作为前导信号与排列在嵌入时钟前后的虚拟位一起嵌入 在每一数据前的传输数据中。时钟屏蔽信号可以具有存在于前导信号的周期 中同时具有比嵌入时钟的宽度宽的宽度的使能周期。特别地，时钟屏蔽信号 的使能周期的宽度可以设置成嵌入时钟的宽度的2倍。
在本发明的另一方面中， 一种用于平板显示设备的数据接口的方法，包 括传送过程，传送具有在连续数据之间嵌入的嵌入时钟的传输数据；以及 接收过程，接收传输数据，基于所接收的传输数据，生成时钟屏蔽信号，以 及响应时钟屏蔽信号，从所接收的传输数据分离和检测嵌入时钟和数据。
将理解到本发明的上述概述和下述的详细描述是示例性和说明性的，意 图提供如所要求的本发明的进一步说明。


包括以提供本发明的进一步理解和包含在本申请并构成其一部分的附 图示例说明本发明的实施例，结合说明书来解释本发明的原理。其中
图1是示意说明用于根据本发明的示例性实施例的平板显示设备的数据 接口的装置的框图2是示例说明在图1中所示的定时控制器和数据驱动集成电路(IC)的 框图3是示例说明在图2中所示的数据接口装置的驱动操作中的信号波形 的波形图4是示意性地示例说明用于根据本发明的另一实施例的平板显示设备
的数据接口的装置的框图5是示例说明图4中所示的定时控制器和数据驱动IC的框图； 图6是示例说明主要用在图5中所示的数据接口装置的驱动操作中的信
号的波形的波长图7是示例说明图5中所示的时钟/数据检测器的内部电路的电路图； 图8是示例说明图5中所示的时钟/数据检测器的另一内部电路的电路
图'，
图9是示例说明用在图8中所示的时钟/数据检测器的驱动操作中的信号 的波形的波形13图10是示例说明图5中所示的屏蔽信号生成器的内部电路的框图； 图11是示例说明图10中所示的屏蔽信号生成器的内部电路的框图； 图12是示例说明用在图11中所示的屏蔽信号生成器的驱动操作中的信 号的波形的波形图13是示例说明图5中所示的屏蔽信号生成器的内部电路的另一例子 的框图14是示例说明用在图13中所示的屏蔽信号生成器的驱动操作中的信 号的波形的波形图15是如图14所示，示例说明用于驱动屏蔽信号生成器的方法的顺序 步骤的流程图；以及
图16是示例说明在图13中所示的屏蔽信号生成器中的屏蔽信号校正过 程的波长图。
具体实施例方式
现在，将参考本发明的优选实施例，在附图中示例说明其例子。只要可 能，在所有图中，将使用相同的参考数字来表示相同或类似部件。
图1是示意性地示例说明用于根据本发明的第一实施例的平板显示设备 的数据接口的装置的框图。
图1中所示的平板显示设备的数据接口装置包括定时控制器10，以及多 个数据集成电路(IC) D-IC1至D-IC8，用于在定时控制器10的控制下，驱 动包括在平板显示设备中的显示面板的数据线。
定时控制器IO以点对点方式，经多个数据传输线对DLP1至DLP8，分 别连接到数据IC D-IC1至D-IC8。数据IC D-IC1至D-IC8组成两组，艮卩， 包括数据IC D-IC1至D-IC4的第一组以及包括数据IC D-IC5至D-IC8的第 二组。类似地，数据传输线对DLP1至DLP8组成两组，g卩，包括数据传输 线对DLP1至DLP4的第一组和包括数据传输线对DLP5至DLP8的第二组。 第一组数据传输线对DLP1至DLP4将第一组IC D-IC1至D-IC4分别连接到 定时控制器10，而第二组数据传输线对DLP5至DLP8将第二组IC D-IC5 至D-IC8分别连接到定时控制器10。第一组数据传输线对DLP1至DLP4排 列在第一印刷电路板(PCB) 12上，而第二组数据传输线对DLP5至DLP8排列在第二PCB14上。定时控制器10将时钟嵌入数据中，以及经数据传输
线对DLP1至DLP8，分别将嵌入时钟的数据传送到数据IC D-IC1至D-IC8。 因此，不必使用单独的时钟传输线对。定时控制器10将嵌入时钟的传输数 据转换成具有低压差分信号(LVDS)或微型LVDS的形式的差分信号，以 及以串行方式传送差分信号。因此，数据传输线对DLP1至DLP8的每一个 包括用于提供差分信号的仅两个传输线。
为使数据IC D-IC1至D-IC8稳定地检测时钟，定时控制器10还提供时 钟使能信号来表示嵌入传输数据中的时钟。经安置在第一 PCB12上的第一 使能传输线对CLP1，将从定时控制器10输出的时钟使能信号共同提供给第 一组数据IC D-IC1至D-IC4。经安置在第二PCB14上的第二使能传输线对 CLP2，将时钟使能信号也共同提供给第二组数据IC D-IC5至D-IC8。换句 话说，可以以多点方式，将从定时控制器10输出的时钟使能信号提供给第 一组数据IC D-IC1至D-IC4和第二组数据IC D-IC5至D-IC8。另外，可以 以点对点方式，经连接到数据IC D-IC1至D-IC8的使能传输线对(未示出)， 将时钟使能信号独立地提供给数据IC D-IC1至D-IC8。
根据所接收的差分信号的电压极性，数据IC D-IC1至D-IC8的每一个 由经相应的数据传输线对DLP独立接收的差分信号，恢复原始传输数据， 然后，由所恢复的传输数据，分离和检测第一时钟和数据。此后，数据IC 倍增所检测的第一时钟的频率，恢复第二时钟。使用所恢复的第二时钟，数 据IC采样该数据，然后锁存所采样的数据。使用锁存数据，然后，数据IC 驱动相应的数据线。特别地，响应来自定时控制器的时钟使能信号，数据IC D-IC1至D-IC8从所接收的数据，独立地检测时钟，以便独立地使用所检测 的时钟。因此，可以避免由时钟检测故障、时钟延迟或数据IC D-IC1至D-IC8 中的数据传输频率的增加引起的错误数据采样。
图2是示例说明图1中所示的数据接口装置的内部电路的框图。图3是 示例说明主要用在图2中所示的数据接口装置的驱动操作中的信号的波形的 波形图。
图2中所示的数据接口装置包括发射机单元20和多个接收机单元60， 发射机单元20包括内置在定时控制器10的输出级中的串行器24和锁相环 (PLL)，用于将时钟嵌入数据中，由此传送嵌入时钟的数据，接收机单元
1560的每一个都包括内置在数据IC D-IC1至D-IC8的相应一个的输入端中的 时钟/数据检测器64、延时锁定环(DLL) 66和解串器68，用于从接收自发 射机单元20的数据分离时钟和数据。发射机单元20还包括LVDS发射机30， 用于将嵌入时钟的数据和时钟使能信号CLK—E分别转换成差分信号，以及 输出差分信号。每一接收机单元60还包括LVDS接收机62，用于从接收自 发射机单元20的差分信号恢复嵌入时钟的数据和时钟使能信号CLK一E，并 输出所恢复的数据和信号。
包括在定时控制器10中的数据校直器22校直在数据使能信号DE的各 个使能周期中输入的数字数据，以及将校正的数字数据输出到发射机单元 20。特别地，在发射机单元20以点对点方式传送数据的情况下，数据校直 器22将数字数据分类成提供给各个数据IC D-IC1至D-IC8的数据和提供给 发射机单元20的串行器24的分类数字数据。
充当分频器的PLL26按预定值分频输入点时钟CLK，生成嵌入时钟 CLK—em以便嵌入传输数据中，以及将所生成的嵌入时钟CLK—em提供给串 行器24。 PLL26还生成时钟使能信号CLK—E，表示嵌入时钟CLK一em是否 存在，以及将所生成的时钟使能信号CLK—E提供给LVDS发射机30。时钟 使能信号CLK—E使嵌入时钟CLK一em提前一个时钟，以表示嵌入时钟 CLK—em是否存在，如图3所示。另夕卜，PLL26可以通过分频点时钟CLK， 生成时钟使能信号CLK一E。在这种情况下，PLL26可以通过使所生成的时 钟使能信号CLK一E延迟一个时钟，生成嵌入时钟CLK一em。
串行器24将以并行方式，从数据校直器22传送的数据转换成串行数据， 将从PLL26接收的嵌入时钟CLK—em嵌入串行数据，然后，将最终数据提 供给LVDS发射机30。在这种情况下，串行器24将在单独状态中输入并对 应于各个数据IC D-IC1至D-IC8的并行数据分别转换成串行数据，将来自 PLL26的时钟CLK_em嵌入连续串行数据之间，以及将最终数据提供给 LVDS发射机30，
例如，串行器24将包括嵌入时钟CLK_em的前导信号嵌入周期P2前的 周期P1中，其中，串行地传送一个像素数据的位D1至D3n，然后，顺序地 提供前导信号和像素数据位Dl至D3n，如在图3中所示的传输数据 Data—CLK的情况下。像素数据可以包括三个子像素的数据，g卩，红(R)、绿(G)和蓝(B)或可以包括一个子像素的数据。因此，像素数据不限于
特定单位。前导信号包括嵌入时钟CLK—em，以及至少一个虚拟位，即至少 一个低("0")位，以便将嵌入时钟CLK—em与像素数据区分开来。虚拟位 在嵌入时钟CLK—em前。前导信号可以进一步包括安置在嵌入时钟CLK_em ("1")和像素数据的第一位D1之间的标志信号，表示数据是否存在。当标 志信号具有值"l"时，可以表示在标志信号后的数据为像素数据。另一方 面，当标志信号具有值"0"时，这可以表示标志信号后的数据是控制每一 数据IC D-IC的数据控制信号。数据控制信号可以包括用于控制每一数据IC D-IC的数据输出周期的源输出使能信号SOE、用于控制输出数据的极性的 极性控制信号POL、用于控制数据线的电荷共用的电荷共用控制信号CSC。 标志信号也可以用作源起动脉冲SSP。在R、 G和B子像素的每一个的数据 由n位组成的情况下，在数据传输周期P2中串行地传送3*n位的像素数据， 以及在数据传输周期P2前的前导周期Pl中，串行地传送3位的前导信号， 以3*3*n CLK的间隔，使能该时钟使能信号CLK—E，以表示各自的嵌入时 钟CLK—em 。
LVDS发射机30将来自串行器24、分别对应于数据IC D-IC1至D-IC8 的传输数据Data—CLK转换成差分信号，以及将差分信号分别提供给数据IC D-IC1至D-IC8。 LVDS发射机30还将来自PLL26的时钟使能信号CLK—E 转换成差分信号，以及将差分信号共同提供给数据IC D-IC1至D-IC8。另外， LVDS发射机30可以以独立的方式，将由时钟使能信号CLK_E转换的差分 信号提供给数据IC D-IC1至D-IC8。
在数据IC D-IC1至D-IC8的每一个中的接收机单元60的LVDS接收机 检测从定时控制器10的发射机单元30接收的每一差分信号的电压极性，恢 复传输数据Data—CLK和时钟使能信号CLK—E，以及输出所恢复的传输数据 Data—CLK和时钟使能信号CLK_E。
接收机单元60的时钟/数据检测器64响应来自LVDS接收机62的时钟 使能信号CLK—E，从传输数据DataJXK检测第一时钟CLK1和串行数据 Data—S。 g卩，时钟/数据检测器64将时钟使能信号CLK—E用作触发信号， 从传输数据Data—CLK检测嵌入时钟CLK—em，以及输出所检测的嵌入时钟 CLK—em作为第一时钟CLK1。时钟/数据检测器64还使用包括在传输数据Data—CLK中的标志信号和时钟使能信号CLK一E，从传输数据Data—CLK检 测串行数据Data—S。时钟/数据检测器64使用所检测的串行数据Data—S，输 出像素数据。时钟/数据检测器64可以另外输出多个数据控制信号。
为倍频器的接收机单元60的DLL66将来自时钟/数据检测器64的第一 时钟CLK1的频率乘以预定值，并输出最终信号作为第二时钟CLK2。
接收机单元60的解串器68使用来自DLL66的第二时钟CLK2，将来自 时钟/数据检测器64的串行数据Data—S转换成并行数据Data—P。解串器68 使用并行数据Data—P，并行输出R、 G、 B像素数据。解串器68可以另外输 出多个数据控制信号。
数据IC D-IC1至D-IC8的每一个使用来自接收机单元60的第二时钟 CLK2，采样从相应的接收机单元60输出的像素数据，以及锁存该采样数据。 使用锁存数据，数据IC驱动显示面板的相应数据线。例如，在液晶显示(LCD) 面板的情况下，数据IC D-IC1至D-IC8的每一个将锁存数据转换成模拟像 素电压信号，以及将模拟像素电压信号提供给相应的数据线。
由此，根据本发明的平板显示设备的数字接口装置能避免由于传输线的 数量增加而引起的EMI和PCB设计问题，因为定时控制器10以点对点方式， 将嵌入时钟的数据传送到多个数据ICD-IC1至D-IC8，因此，与多点系统相 比，能减少传输线的数量。也可以避免由时钟检测故障、时钟延迟或数据传 输频率增加而引起的错误数据采样，因为数据IC D-IC1至D-IC8的每一个 响应来自定时控制器10的时钟使能信号，能由传输数据稳定地检测时钟。
图4是示意性地示例说明根据本发明的第二实施例的平板显示设备的数 据接口的装置的框图。
图4中所示的平板显示设备的数据接口装置包括定时控制器110，以及 以点对点方式，经多个数据传输线对DLP1至DLP8，分别连接到定时控制 器110的多个数据IC D-IC1至D-IC8。数据IC D-IC1至D-IC8的每一个独 立地生成时钟屏蔽信号，以便检测嵌入传输数据中的时钟。在这种情况下， 因此，可以省略在图1的情况下，用来传送时钟使能信号的使能传输线对 CLP1和CLP2。因此，可以进一步减少传输线的数量。
将数据IC D-IC1至D-IC8组成两组，即，包括数据IC D-IC1至D-IC4 的第一组和包括数据IC D-IC5至D-IC8的第二组。类似地，将数据传输线对DLP1至DLP8分成二组，即，包括数据传输线对DLP1至DLP4的第一 组和包括数据传输线对DLP5至DLP8的第二组。第一组数据传输线对DLP1 至DLP4分别将第一组IC D-IC1至D-IC4连接到定时控制器110，而第二组 数据传输线对DLP5至DLP8将第二组IC D-IC5至D-IC8分别连接到定时控 制器110。第一组数据传输线对DLP1至DLP4安置在第一 PCB112上，而 第二组数据传输线对DLP5至DLP8安置在第二 PCB114上。定时控制器110 将时钟嵌入数据中，以及经数据传输线对DLP1至DLP8，将嵌入时钟的数 据分别传送到数据IC D-IC1至D-IC8。因此，不必使用单独的时钟传输线对。 定时控制器110将嵌入时钟的传输数据转换成具有LVDS或微型LVDS的形 式的差分信号，以及以串行方式传送差分信号。因此，数据传输线对DLP1 至DLP8的每一个仅包括用于提供差分信号的两个传输线。
数据IC D-IC1至D-IC8的每一个根据所接收的差分信号的电压极性， 由经相应的数据传输线对DLP，从定时控制器110接收的差分信号，恢复传 输数据，然后，使用在数据IC中独立生成的时钟屏蔽信号，由所恢复的传 输数据分离和检测第一时钟和数据。此后，数据IC倍增所检测的第一时钟 的频率，以便恢复第二时钟。使用所恢复的第二时钟，数据IC采样该数据， 然后锁存所采样的数据。使用该锁存数据，然后，数据IC驱动显示面板的 相应数据线。
图5是示例说明图4中所示的数据接口装置的内部电路的框图。图6是 示例说明主要用在图5中所示的数据接口装置的驱动操作中的信号的波形的 波形图。
图5中所示的数据接口装置包括发射机单元120和多个接收机单元160， 发射机单元120包括内置在定时控制器110的输出级中的串行器124和 PLL126，用于将时钟嵌入数据中，由此传送嵌入时钟的数据，接收机单元 160的每一个都包括内置在数据IC D-IC1至D-IC8的相应一个的输入端中的 时钟/数据检测器164、 DLL166、解串器168和屏蔽信号生成器170，用于从 接收自发射机单元120的数据分离时钟和数据。发射机单元120还包括LVDS 发射机130，用于将嵌入时钟的数据转换成差分信号，以及输出该差分信号。 每一接收机单元160还包括LVDS接收机162，用于从接收自发射机单元120 的差分信号恢复嵌入时钟的数据，以及输出所恢复的数据。包括在定时控制器110中的数据校直器122校直在数据使能信号DE的
各个使能周期中输入的数字数据，以及将校直的数字数据输出到发射机单元
120。特别地，在发射机单元120以点对点方式传送数据的情况下，数据校 直器122将数字数据分类成将提供给各个数据IC D-IC1至D-IC8的数据和 提供给发射机单元120的串行器124的分类数字数据。
PLL126按预定值分频输入点时钟CLK，以便生成将嵌入传输数据中的 嵌入时钟CLK—em，以及将所生成的嵌入时钟CLK—em提供给串行器124。
串行器124将以并行方式，从数据校直器122传送的数据转换成串行数 据，将从PLL126接收的嵌入时钟CLK—em嵌入串行数据中，然后，将最终 数据提供给LVDS发射机130。在这种情况下，串行器124将在单独状态中 输入的、同时对应于各个数据IC D-IC1至D-IC8的并行数据分别转换成串 行数据，将来自PLL126的嵌入时钟CLK—em嵌入连续串行数据之间，以及 将最终数据提供给LVDS发射机130。例如，串行器124将包括嵌入时钟 CLK—em的前导信号嵌入周期P2前的周期Pl，其中，串行地传送一个像素 数据的位Dl至D3n，然后，如在图6中所示的传输数据Data—CLK的情况 下，顺序地提供前导信号和像素数据位Dl至D3n。前导信号包括嵌入时钟 CLK一em，以及至少一个虚拟位，即，至少一个低("0")位，以便将嵌入时 钟CLK—em与像素数据区分开来。虚拟位在嵌入时钟CLK—em前。前导信 号可以进一步包括排列在嵌入时钟CLK—em和像素数据的第一位Dl之间的 标志信号，以表示像素数据或数据控制信号。标志信号也可以用作源起动脉 冲。
LVDS发射机130将分别对应于来自串行器124的数据IC D-IC1至 D-IC8的传输数据Data—CLK转换成差分信号，以及将差分信号分别提供给 数据IC D-IC1至D-IC8。
在数据IC D-IC1至D-IC8的每一个中的接收机单元160的LVDS接收 机162检测从定时控制器110的发射机单元30接收的差分信号的电压极性， 以便恢复传输数据Data—CLK，以及输出所恢复的传输数据Data—CLK。
接收机单元160的时钟/数据检测器164响应来自屏蔽信号生成器170 的时钟屏蔽信号M，由来自LVDS接收机162的传输数据Data—CLK，检测 第一时钟CLK1和串行数据Data—S。 g口，在屏蔽信号M的使能周期中，时钟/数据检测器164由传输数据Data—CLK，检测嵌入时钟CLK—em，以及输 出所检测的嵌入时钟CLK—em作为第一时钟CLK1。在时钟屏蔽信号M的 禁用周期中，时钟/数据检测器164检测包括在传输数据Data—CLK中的串行 数据Data一S，以及输出所检测的串行数据Data—S。时钟/数据检测器164使 用所检测的串行数据Data—S，输出像素数据。时钟/数据检测器164可以另 外输出多个数据控制信号。
接收机单元160的DLL166将来自时钟/数据检测器164的第一时钟 CLK1的频率乘以预定值，以及输出最终信号作为第二时钟CLK2。艮P， DLL166使第一时钟CLK1的频率倍增几倍至几十倍，以及输出最终信号作 为第二时钟CLK2。
接收机单元160的解串器168使用来自DLL166的第二时钟CLK2，将 来自时钟/数据检测器164的串行数据Data—S转换成并行数据Data—P。解串 器168使用并行数据Data—P，并行输出R、 G、 B像素数据。解串器168可 以另外输出多个数据控制信号。
屏蔽信号生成器170使用来自时钟/数据检测器164的第一时钟CLK1 和来自DLL166的第二时钟CLK2，生成时钟屏蔽信号M。即，当输入第"M-1" 第一时钟CLK1时，屏蔽信号生成器170从第"M-1"第一时钟CLK1的输 入时间点，计数从DLL166输出的第二时钟CLK2，直到计数值对应于预定 值为止，然后，输出计数值作为第M时钟屏蔽信号M。在这种情况下，在 延迟预定时间后，可以输出计数值，以便确保屏蔽信号M的所需容限。可 以将预定值设置成在串行数据传输周期P2中传送的像素数据的位数，即3n。 在前导周期P1中，使能时钟屏蔽信号M，其中，检测嵌入时钟CLK—em， 同时在串行数据传送周期P2中禁用，如图6所示。在这种情况下，时钟屏 蔽信号M可以具有比嵌入时钟CLK—em长的使能周期，但短于前导周期Pl ， 以便防止时钟屏蔽信号M与串行数据Dl至D3n重叠，同时确保足够的容 限来稳定地检测嵌入时钟CLK—em。例如，除嵌入时钟CLK—em夕卜，时钟屏 蔽信号M具有允许在嵌入时钟CLK—em前后，进一步屏蔽约1/2时钟的传 输数据Data—CLK的使能周期，即，使能周期对应于嵌入时钟CLK—em的约 2倍，如图6所示。
使用来自接收机单元160的第二时钟CLK2，数据IC D-IC1至D-IC8的每一个采样从相应的接收机单元160输出的像素数据，以及锁存该采样数据。
使用该锁存数据，数据IC驱动显示面板的相应数据线。例如，在LCD面板 的情况下，数据IC D-IC1至D-IC8的每一个将锁存数据转换成模拟像素电 压信号，以及将模拟像素电压信号提供给相应的数据线。
图7示例说明适用于图5中所示的时钟/数据检测器的内部电路的例子。 图7中所示的时钟/数据检测器164A包括使用来自LVDS接收机162的 传输数据Data一CLK和来自屏蔽信号生成器170的时钟屏蔽信号M，检测第 一时钟CLK1，以及输出该检测第一时钟CLK1的与门161，以及使用来自 LVDS接收机162的传输数据Data—CLK和来自屏蔽信号生成器170的时钟 屏蔽信号M，检测串行数据Data—S，以及输出该检测的串行数据Data—S的 与门163。
与门161在传输数据Data—CLK和时钟屏蔽信号M上执行逻辑与操作， 以便检测在时钟屏蔽信号M的使能周期中传送的嵌入时钟CLK一em，如图6 所示，以及输出所检测的嵌入时钟CLK—em作为第一时钟CLK1 。
与门163使用非门，反转该时钟屏蔽信号M。然而，与门163在传输数 据Data—CLK和反转的时钟屏蔽信号M上执行逻辑与操作，以便检测在时钟 屏蔽信号M的禁用周期中传送的串行数据Data—S，如图6所示，以及输出 所检测的串行数据Data一S。
图8示例说明适用于图5中所示的时钟/数据检测器的内部电路的另 一例 子。图9是示例说明用在图8中所示的时钟/数据检测器164B的驱动操作中 的信号的波形的波形图。
为避免由于屏蔽信号M与串行数据重叠引起的数据丢失，如由图9中 的虚线所示，图8中所示的时钟/数据检测器164B使用用于计数从DLL166 输出的第二时钟CLK2的计数器167，生成数据屏蔽信号M一D，由传输数据 Data—CLK检测串行数据Data—S，以及输出所检测的串行数据Data—S。
与门165在传输数据Data—CLK和时钟屏蔽信号M上执行逻辑与操作， 以便检测在时钟屏蔽信号M的使能周期中传送的嵌入时钟CLK_em，如图9 中所示，以及输出所检测的嵌入时钟CLK一em作为第一时钟CLKl。
响应来自与门165的第一时钟CLK1，计数器167计数从DLU66输出 的第二时钟CLK2，直到计数值对应于预定值，例如像素数据的位数，即D3n
22为止，以便生成仅在串行数据传输周期P2中使能的数据屏蔽信号M—D，如 图9所示。
与门169将来自计数器167的传输数据Data—CLK和数据屏蔽信号M—D 相加，以便检测在数据屏蔽信号M—D的使能周期中传送的串行数据Data—S， 如图9所示，然后输出所检测的串行数据Data—S。因此，即使当时钟屏蔽信 号M与串行数据重叠时，也能避免数据丢失，如由图9中所示的虚线所示。
图10示例说明适用于图5中所示的屏蔽信号生成器的内部电路的例子。 图11示例说明图10中所示的屏蔽信号生成器的详细电路。图12是用在图 11中所示的屏蔽信号生成器的驱动操作中的信号的波形的波形图。
图IO和11中所示的屏蔽信号生成器170包括计数器172和定时匹配单 元174。
当输入来自时钟/数据检测器164的第一时钟CLK1时，计数器172开始 计数操作。计数器172在预定时间，计数来自DLL166的第二时钟CLK2， 然后输出计数信号QK。定时匹配单元174延迟来自计数器172的计数信号 QK，以及输出最终信号作为时钟屏蔽信号M。例如，当假定在数据传输周 期P2中传送"k+l"位的数据时，如图12所示，计数器172可以包括移位 寄存器，包括级联到用于第一时钟CLK1的输入线同时共同连接到用于第二 时钟CLK2的输入线的k个D触发器。当输入第一时钟CLK1时，包括k 个D触发器的计数器172计数第二时钟CLK2直到计数值对应于"k"为止， 然后，输出计数信号QK。由定时匹配单元174构成的多个延迟延迟计数信 号QK达对应于延迟数量的周期，以便输出仅在前导周期P1中使能的时钟 屏蔽信号M，如图12所示。
图13示例说明适用于图5中所示的屏蔽信号生成器的内部电路的另一 例子。
为从时钟屏蔽信号M消除不稳定周期，由此输出稳定的时钟屏蔽信号 M，图13中所示的屏蔽信号生成器270包括第一屏蔽信号生成器272、第一 屏蔽信号校验器276、通电检测器274、第二屏蔽信号生成器280或或门282。
与图5中所示的屏蔽信号生成器170类似，第一屏蔽信号生成器272使 用来自时钟/数据检测器164的第一时钟CLK1和来自DLL166的第二时钟 CLK2，生成第一时钟屏蔽信号M1。即，当输入第一时钟CLK1时，屏蔽信号生成器272从第一时钟CLK1的输入时间点，计数从DLL166输出的第二 时钟CLK2，直到计数值对应于预定值为止，然后输出最终计数信号作为第 一时钟屏蔽信号M1。在这种情况下，在延迟预定时间后，可以输出计数信 号作为第一屏蔽信号M1，以便确保第一屏蔽信号M1的所需容限，以及实 现第一屏蔽信号M1的所需定时匹配。如上所述，在前导周期P1中，使能 第一时钟屏蔽信号M1，其中，检测嵌入时钟CLK—em，同时在串行数据传 输周期P2中禁用。
第一屏蔽信号校验器276校验来自第一屏蔽信号生成器272的第一时钟 屏蔽信号M1是否正常。当确定第一时钟屏蔽信号M1正常时，第一屏蔽信 号校验器276将正常的第一时钟屏蔽信号Ml输出到或门282。另一方面， 当确定第一时钟屏蔽信号Ml异常时，第一屏蔽信号校验器276禁用第一时 钟屏蔽信号Ml，以及将异常周期检测信号输出到第二屏蔽信号生成器280。 第一屏蔽信号校验器276计数在第一时钟屏蔽信号M1的屏蔽周期，即第一 时钟屏蔽信号M1的使能周期中的第一时钟CLK1的数量，以便校验第一时 钟屏蔽信号M1是否正常。g卩，当所计数的第一时钟CLK1的数量为"1" 时，第一屏蔽信号校验器276确定第一时钟屏蔽信号M1正常。在这种情况 下，第一屏蔽信号校验器276将第一时钟屏蔽信号Ml输出到或门282。另 一方面，当所计数的第一时钟CLK1的数量不为"1"时，第一屏蔽信号校 验器276确定第一时钟屏蔽信号M1异常。在这种情况下，第一屏蔽信号校 验器276将异常周期检测信号输出到第二屏蔽信号生成器，以及禁用第一时 钟屏蔽信号M1。
通电检测器274监视从用于数据IC的电压源输入的驱动电压VDD，以 便检测显示设备的通电时刻，以及输出通电检测信号P一on。
当输入来自第一屏蔽信号校验器276的异常周期检测信号时，第二屏蔽 信号生成器280输出在预定周期中保持在屏蔽(使能)状态中的第二时钟屏蔽 信号M2。当输入来自通电检测器274的通电检测信号P—on时，第二屏蔽信 号生成器280还输出在预定周期，保持在屏蔽状态中的第二时钟屏蔽信号 M2，以便屏蔽初始周期，其中，显示设备的驱动操作可能不稳定。
或门282在来自第一屏蔽信号校验器276的第一时钟屏蔽信号M1和来 自第二屏蔽信号生成器280的第二时钟屏蔽信号M2上执行逻辑或操作，并输出最终信号作为时钟屏蔽信号M。因此，或门282在正常周期中，输出第 一时钟屏蔽信号M1作为时钟屏蔽信号M，而在异常周期中，输出第二时钟 屏蔽信号M2作为时钟屏蔽信号M。
因此，通过生成第一时钟屏蔽信号M1，使用第一和第二时钟CLK1和 CLK2，然后校验第一时钟屏蔽信号Ml是否正常，在正常周期中，屏蔽信 号生成器270可以输出第一时钟屏蔽信号Ml作为时钟屏蔽信号M，而在异 常周期中，输出第二时钟屏蔽信号M2作为时钟屏蔽信号M。
从屏蔽信号生成器270输出的时钟屏蔽信号M可以具有其中时钟屏蔽 信号M被锁定在使能状态中的异常周期，以及其中时钟屏蔽信号M定期地 重复使能状态和禁用状态的正常周期，如图14所示。时钟屏蔽信号M的异 常周期包括其中显示设备的驱动操作不稳定初始周期。初始周期从显示设备 的通电时刻开始。时钟屏蔽信号M还具有屏蔽锁定周期，在该屏蔽锁定周 期中，屏蔽信号生成器270在消隐周期内的预定时间中，将时钟屏蔽信号M 锁定在不提供有效数据的使能状态中，然后准备正常时钟屏蔽信号M，同时 重复地检测稳定的第一和第二时钟CLK1和CLK2。
为此目的，在图5中所示的定时控制器110的发射机即使在消隐周期中， 定期地嵌入该嵌入时钟CLK—em，以便即使在消隐周期中，也提供嵌入时钟 CLK—em。每一数据IC D-IC中的接收机单元160的时钟/数据检测器164在 屏蔽锁定周期中，检测与嵌入时钟CLK一em相同的第一时钟CLKl，其中， 将来自屏蔽信号生成器270的时钟屏蔽信号M锁定在使能状态中。然后， 时钟/数据检测器164倍增第一时钟CLK1的频率，以及输出最终信号作为第 二时钟CLK2。因此，屏蔽信号生成器270使用在消隐周期内稳定重复的第 一和第二时钟CLK1和CLK2，能输出定期地重复使能状态和禁用状态的稳 定时钟屏蔽信号M。因此，时钟/数据检测器164能使用时钟屏蔽信号M， 在消隐周期后的有效数据周期中，稳定地检测第一时钟CLK1和数据。如果 初始驱动操作在有效数据周期中开始，在初始有效数据周期中，时钟屏蔽信 号M可能不稳定。然而，在这种情况下，根据上述屏蔽锁定周期，在下一 消隐周期中，稳定该时钟屏蔽信号M。因此，在初始有效数据周期后，时钟 屏蔽信号M可以正常地操作。
图15是示例说明用于在屏蔽信号生成器270中，生成时钟屏蔽信号M的方法的顺序歩骤的流程图，如图14所示。图16是示例说明用于校正从异
常第二时钟屏蔽信号M2到正常第一时钟屏蔽信号Ml的时钟屏蔽信号M的 过程的波形图。
一旦随着通电显示设备而输入来自通电检测器274的通电检测信号 P_on，第二屏蔽信号生成器280就将当前周期确定为初始周期(S2)，然后通 过或门282输出保持在使能周期中达预定时间后被禁用的第二时钟屏蔽信号 M2作为时钟屏蔽信号M(S4)。
使用从屏蔽信号生成器270输出的时钟屏蔽信号M，图5中所示的时钟 /数据检测器164从传输数据Data—CLK检测第一时钟CLK1 。 DLL166倍增 第一时钟CLK1的频率，以及输出最终信号作为第二时钟CLK2。屏蔽信号 生成器270接收第一和第二时钟CLK1和CLK2(S6)。即使当在步骤S2，确 定当前周期不是初始周期时，也能执行步骤S6。
第一屏蔽信号生成器272使用第一和第二时钟CLK1和CLK2，生成第 一时钟屏蔽信号M1，以及输出第一时钟屏蔽信号M1。第一信号校验器276 对第一时钟屏蔽信号M1的使能周期，即屏蔽周期计数第一时钟CLK1，以 便校验第一时钟屏蔽信号M1是否正常(S8)。当计数值不为"1"时，第一 信号校验器276确定第一时钟屏蔽信号Ml异常，以及将异常周期检测信号 输出到第二屏蔽信号生成器280，由此使第二屏蔽信号生成器280输出第二 输出屏蔽信号M2。
当根据步骤S6和S8的重复，生成计数值"1 "时，第一信号校验器276 确定第一时钟屏蔽信号M1为正常。在这种情况下，第一信号校验器276使 第一时钟屏蔽信号M1经或门282输出，作为时钟屏蔽信号M (SIO)。
重复上述步骤以便只要第一信号校验器276确定第一时钟屏蔽信号Ml 正常时，输出第一时钟屏蔽信号M1。当确定第一时钟屏蔽信号M1异常时， 执行校正过程以便将时钟屏蔽信号Ml从第二时钟屏蔽信号M2校正为第一 时钟屏蔽信号Ml 。
如上述描述显而易见，根据本发明的平板显示设备的数字接口装置能避 免由于传输线的数量增加而引起的EMI和PCB设计问题，因为定时控制器 110以点对点的方式将嵌入时钟的传输数据传送到多个数据IC D-IC1至 D-IC8，因此，与多点系统相比，能减少传输线的数量。也可以避免由时钟检测故障、时钟延迟或数据传输频率增加而引起的错误数据采样，因为数据 ICD-IC1至D-IC8的每一个独立地生成时钟屏蔽信号，因此，能实现稳定的 时钟检测。
在用于根据本发明的平板显示设备的数据接口的装置和方法中，可以避
免由于传输线的增加而引起的EMI和PCB设计问题，因为定时控制器以点 对点的方式，将嵌入时钟的传输数据传送到多个数据集成电路(IC)，因此， 与多点系统相比，能减少传输线的数量。
同时，还可以避免由于时钟检测故障、时钟延迟或数据传输频率增加而 引起的错误数据采样，因为数据IC的每一个响应来自定时控制器的时钟使 能信号，从传输数据稳定地检测时钟。
也可以避免由时钟校验故障、时钟延迟或数据传输频率增加而引起的错 误数据采样，因为在消隐周期中，数据IC的每一个独立地生成稳定的时钟 屏蔽信号，因此，使用时钟屏蔽信号，能实现稳定的时钟检测。
对本领域的技术人员来说，能在本发明中进行各种改进和变形，而不背 离本发明的精神和范围，因此，意图本发明覆盖本发明的各种改进和变形， 只要它们落在附加权利要求和它们的等效的范围内。
权利要求
1. 一种用于平板显示设备的数据接口的装置，包括内置在定时控制器中的发射机单元，传送具有在连续数据之间嵌入的嵌入时钟的传输数据和表示该嵌入时钟的时钟使能信号；以及分别内置在连接到所述定时控制器的多个数据集成电路中的接收机单元，响应所述时钟使能信号，从所述传输数据分离和检测所述嵌入时钟和数据，所述发射机单元包括分频器，用于分频点时钟，以便提供所述嵌入时钟和所述时钟使能信号；串行器，用于将输入并行数据转换成串行数据，在连续串行数据之间嵌入所述嵌入时钟，以及将最终数据作为将提供给所述数据集成电路的每一个的传输数据来提供；以及差分信号发射机，用于将传输数据和时钟使能信号分别转换成差分信号，以及传送所述差分信号，所述接收机单元包括差分信号接收机，用于使用从所述发射机单元接收的差分信号，恢复传输数据和时钟使能信号；时钟/数据检测器，用于响应时钟使能信号，从传输数据分离和检测对应于嵌入时钟的第一时钟和串行数据；倍频器，用于倍增第一时钟的频率，输出第二时钟；以及解串器，用于使用第二时钟，将串行数据转换成并行数据，并输出所述并行数据。
2. 如权利要求1所述的装置，其中所述传输数据包括含嵌入时钟的前 导信号和数据；所述前导信号进一步包括用于将该嵌入时钟与数据区分开来的虚拟位 和表示该数据是像素数据还是数据控制信号的标志信号；以及所述时钟使能信号具有正好在嵌入时钟前的使能周期，以表示所述嵌入 时钟。
3. —种用于平板显示设备的数据接口的方法，包括分频输入时钟，由此生成嵌入时钟和表示所述嵌入时钟的时钟使能信号；将并行数据转换成串行数据，在连续串行数据之间嵌入该嵌入时钟，并将最终数据作为传输数据来提供；将所述传输数据和时钟使能信号分别转换成差分信号，并传输所述差分 一导.使用被传输的差分信号，恢复传输数据和时钟使能信号； 响应所恢复的时钟使能信号，从所恢复的传输数据分离和检测对应于嵌 入时钟的第 一 时钟和串行数据；倍增第一时钟的频率，由此输出第二时钟；以及 将串行数据转换成并行数据，并输出所述并行数据。
4. 如权利要求3所述的方法，其中， 所述传输数据包括含嵌入时钟的前导信号和数据；所述前导信号进一歩包括用于将该嵌入时钟与数据区分开来的虚拟位 和表示该数据是像素数据还是数据控制信号的标志信号。
5. —种用于平板显示设备的数据接口的装置，包括 内置在定时控制器中的发射机单元，传送具有在连续数据之间嵌入的嵌入时钟的传输数据；以及分别内置在连接到所述定时控制器的多个数据集成电路中的接收机单 元，使用所述传输数据生成时钟屏蔽信号，并响应所述时钟屏蔽信号，从所 述传输数据分离和检测所述嵌入时钟和数据，所述发射机单元包括分频器，用于分频点时钟，以便提供所述嵌入时钟；串行器，用于将输入并行数据转换成串行数据，在连续串行数据之间嵌 入所述嵌入时钟，以及将最终数据作为将提供给所述数据集成电路的每一个 的传输数据来提供；以及差分信号发射机，用于将所述传输数据转换成差分信号，并传送所述差 分信号，所述接收机单元包括差分信号接收机，用于使用从所述发射机单元接收的差分信号，恢复传 输数据；时钟/数据检测器，用于响应时钟使能信号，从传输数据分离和检测对应 于嵌入时钟的第一时钟和串行数据；倍频器，用于倍增第一时钟的频率，输出第二时钟；解串器，用于使用第二时钟，将串行数据转换成并行数据，并输出所述 并行数据，以及屏蔽信号生成器，用于使用第一和第二时钟，生成所述时钟屏蔽信号。
6. 如权利要求5所述的装置，其中，所述发射机单元在有效数据周期中，提供嵌入时钟的数据作为传输数 据，而在连续有效数据周期间之间的消隐周期中，仅提供嵌入时钟作为传输 数据；所述屏蔽信号生成器在消隐周期内的屏蔽锁定周期中，将时钟屏蔽信 号锁定在使能状态中；以及时钟/数据检测器，使用锁定在使能状态中的时钟屏蔽信号，检测在屏蔽 锁定周期中嵌入传输数据中的嵌入时钟，以及输出所检测的嵌入时钟作为第 一时钟。
7. 如权利要求5所述的装置，其中所述时钟/数据检测器包括 第一与门，用于对传输数据和时钟屏蔽信号执行与操作，以便检测在时钟屏蔽信号的使能周期中的嵌入时钟，并输出所检测的嵌入时钟作为第一时 钟；非门，用于反转时钟屏蔽信号；以及第二与门，用于对传输数据和反转的时钟屏蔽信号执行与操作，以便检 测时钟屏蔽信号的禁用周期中的串行数据，以及输出所检测的串行数据。
8. 如权利要求5所述的装置，其中，时钟/数据检测器包括第一与门，用于对传输数据和时钟屏蔽信号执行与操作，以便检测时钟 屏蔽信号的使能周期中的嵌入时钟，并输出所检测的嵌入时钟作为第一时 钟；计数器，用于当第一时钟被输入时计数第二时钟，以便生成数据屏蔽信号；以及第二与门，用于对传输数据和数据屏蔽信号执行与操作，以便检测数据 屏蔽信号的使能周期中的串行数据，以及输出所检测的串行数据。
9. 如权利要求5所述的装置，其中，屏蔽信号生成器包括 计数器，用于当第一时钟被输入时计数第二时钟，以便输出计数信号；以及定时匹配单元，用于延迟计数信号，以及输出所延迟的计数信号。
10. 如权利要求5所述的装置，其中，屏蔽信号生成器包括 第一屏蔽信号生成器，用于当第一时钟被输入时计数第二时钟，以便输出第一时钟屏蔽信号；第一屏蔽信号校验器，用于校验第一时钟屏蔽信号是否正常，以及当确 定第一时钟屏蔽信号正常时，输出第一时钟屏蔽信号，相反，输出异常检测 信号；通电检测器，用于检测通电时刻，输出通电检测信号； 第二屏蔽信号生成器，用于当输入通电检测信号或异常检测信号时，生成和输出第二时钟屏蔽信号；以及或门，用于对第一和第二时钟屏蔽信号执行或操作，并输出最终信号作为时钟屏蔽信号，所述第一屏蔽信号校验器计数在第一时钟屏蔽信号的使能周期中的第 一时钟，以及当最终计数值等于参考值时，确定第一时钟屏蔽信号为正常， 而当最终计数值不同于参考值时，确定第一时钟屏蔽信号为异常，以及其中当输入通电检测信号或异常检测信号时，从第二屏蔽信号生成器输 出的第二时钟屏蔽信号在预定时间内被保持在使能状态，然后被禁用。
11. 如权利要求5所述的装置，其中，所述嵌入时钟被作为前导信号与排列在所述嵌入时钟前后的虚拟位一起嵌入在每一数据前的传输数据中；以及所述时钟屏蔽信号具有存在于前导信号的周期中同时具有比嵌入时钟 的宽度宽的宽度的使能周期。
12. —种用于平板显示设备的数据接口的方法，包括传送过程，传送具有在连续数据之间嵌入的嵌入时钟的传输数据；以及接收过程，接收传输数据，基于所接收的传输数据，生成时钟屏蔽信号， 以及响应所述时钟屏蔽信号，从所接收的传输数据分离和检测所述嵌入时钟 和数据，所述传输过程包括分频点时钟，由此生成嵌入时钟；将输入并行数据转换成串行数据；在连续串行数据之间嵌入该嵌入时钟，将串行数据转换成传输数据； 将传输数据转换成差分信号，并传送该差分信号， 所述接收过程包括使用所传送的差分信号，恢复传输数据；响应时钟屏蔽信号，从所恢复的传输数据分离和检测对应于嵌入时钟的 第一时钟和串行数据；倍增第一时钟的频率，由此输出第二时钟；使用第二时钟，将串行数据转换成并行数据，并输出所述并行数据；以及使用第一和第二时钟，生成时钟屏蔽信号。
13. 如权利要求12所述的方法，其中，所述传输过程包括在有效数据周期中，提供嵌入时钟的数据作为传输数 据，而在连续有效数据周期间之间的消隐周期中，仅提供嵌入时钟作为传输 数据；以及所述接收过程包括在消隐周期内的屏蔽锁定周期中，将时钟屏蔽信号锁定在使能状态；以及使用锁定在使能状态中的时钟屏蔽信号，检测在屏蔽锁定周期中嵌入传 输数据中的嵌入时钟，并输出所检测的嵌入时钟作为第一时钟。
14. 如权利要求12所述的方法，其中所述检测第一时钟和数据的步骤包括对传输数据和时钟屏蔽信号执行与操作，以便检测时钟屏蔽信号的使能 周期中的嵌入时钟，并输出所检测的嵌入时钟作为第一时钟； 反转时钟屏蔽信号；以及对传输数据和反转的时钟屏蔽信号执行与操作，以便检测时钟屏蔽信号 的禁用周期中的串行数据，以及输出所检测的串行数据。
15. 如权利要求12所述的方法，其中所述检测第一时钟和数据的步骤 包括对传输数据和时钟屏蔽信号执行与操作，以便检测时钟屏蔽信号的使能 周期中的嵌入时钟，并输出所检测的嵌入时钟作为第一时钟；当第一时钟被输入时计数第二时钟，以便生成数据屏蔽信号；以及 对传输数据和数据屏蔽信号执行与操作，以便检测数据屏蔽信号的使能 周期中的串行数据，并输出所检测的串行数据。
16. 如权利要求12所述的方法，其中所述生成屏蔽信号的步骤包括 当第一时钟被输入时计数第二时钟，以便输出计数信号；以及 延迟计数信号，以及输出所延迟的计数信号。
17. 如权利要求12所述的方法，其中所述生成屏蔽信号的步骤包括 当第一时钟被输入时计数第二时钟，以便输出第一时钟屏蔽信号； 校验第一时钟屏蔽信号是否正常，以及当确定第一时钟屏蔽信号为正常时，就输出第一时钟屏蔽信号，同时输出异常检测信号； 检测通电时刻，以便输出通电检测信号；当通电检测信号或异常检测信号被输入时，生成和输出第二时钟屏蔽信号；以及对第一和第二时钟屏蔽信号执行或操作，并f俞出最终信号作为时钟屏蔽样呈
18. 如权利要求17所述的方法，其中所述校验第一屏蔽信号的步骤包括计数在第一时钟屏蔽信号的使能周期中的第一时钟，以及 当最终计数值等于参考值时，确定第一时钟屏蔽信号为正常，而当最终 计数值不同于参考值时，确定第一时钟屏蔽信号为异常。
19. 如权利要求17所述的方法，其中当通电检测信号或异常检测信号 被输入时，从第二屏蔽信号生成器输出的第二时钟屏蔽信号在预定时间内被 保持在使能状态，然后被禁用。
20. 如权利要求12所述的方法，其中，所述嵌入时钟被作为前导信号与排列在所述嵌入时钟前后的虚拟位一 起嵌入在每一数据前的传输数据中；以及时钟屏蔽信号具有存在于前导信号的周期中同时具有比嵌入时钟的宽 度宽的宽度的使能周期。
全文摘要
公开了一种用于平板显示设备的数据接口的装置和方法，能在数字数据中嵌入时钟的状态中传送时钟，由此减少传输线的数量。该装置包括内置在定时控制器中的发射机单元，该发射机单元传送具有嵌入连续数据之间的嵌入时钟的传输数据，以及表示该嵌入时钟的时钟使能信号，还包括分别内置在连接到该定时控制器的多个数据集成电路中的接收机单元，该接收机单元响应该时钟使能信号，从该传输数据分离和检测该嵌入时钟和数据。
文档编号G09G3/20GK101477779SQ20081018722
公开日2009年7月8日 申请日期2008年12月18日 优先权日2007年12月31日
发明者曹畅训, 河成喆, 洪镇铁 申请人:乐金显示有限公司