控制帧存储器的方法、存储器控制电路以及图像处理装置的制作方法

专利名称：控制帧存储器的方法、存储器控制电路以及图像处理装置的制作方法
技术领域：
本发明涉及控制帧存储器的方法、控制帧存储器的存储器控制电路以及合并了该存储器控制电路的图像处理装置。具体地，本发明涉及在开始输出从帧存储器读取的数据之前具有縮短的延迟时间的控制帧存储器的方法、存储器控制电路和图像处理装置。
背景技术：
已知诸如液晶显示装置的图像处理装置，其包括用于控制帧存储器的存储器控制电路。图像处理装置基于代表组成帧的像素的值的数据来执行图像处理。在图像处理装置中，按帧的顺序接收代表组成多个帧的像素的值的数据。接收组成下一个(第N+l个)帧的数据(当前数据)并将其写入到帧存储器，并且同时从帧存储器读取先前写入
到帧存储器的组成先前(第N个)帧的数据(过去数据)。通过比较过
去数据和当前数据来执行处理(图像处理)，并输出反映处理结果的数据。
要被写入到帧存储器的数据量很大。因此，有利地将便宜并具有
较大存储容量的DRAM (动态随机存取存储器)，诸如SDRAM (同步动态随机存取存储器)，用作为帧存储器。SDRAM具有由行和列地址来定义的地址空间。SDRAM是需要在预定时间间隔内进行刷新的动态型随机存取存储器。
当开始对SDRAM进行数据存取时，需要指定行地址，并需要在指定行地址之后逝去预定时段后进一步指定列地址。每次在预定量的数据被存取之后，都需要重复指定行和列地址。另一方面，在诸如液晶显示装置的图像处理装置中，必须连续输出数据。因此，例如如在美国专利No. 7023413中所示，组成图像处理装置的存储器控制电路包括在SDRAM的输入侧和输出侧的FIFO (先入先出存储器)。
图8示出传统的存储器控制电路的示例性结构。
图8中所示的存储器控制电路100包括写FIFO 102、 SDRAM控制器103和读FIFO 104。存储器控制电路100对将数据写入到SDRAM IIO和从其读取数据进行控制。在帧内的线时段期间，在存储器控制电路IOO的控制之下，执行对代表组成线的像素的值的过去数据的读取和对代表组成线的像素的值的当前数据的写入。实践中，在线的开始半个时段中，读取先前存储在SDRAM IIO中的过去数据PD，并通过读FIFO104输出。另外，在线的后半个时段中，将通过写FIFO 102接收的当前数据CD写入到SDRAM IIO中。将参照图9来做出进一步的详细解释。
图9是时序图，示出到如图8中所示的SDRAM IIO以及写FIFO 102和读FIFO 104的存储器控制电路的写和读存取时序。
图9示出垂直同步信号VSYNC、读数据使能信号RDE、写数据使能信号WDE的波形。在读数据使能信号RDE和写数据使能信号WDE处于'H'电平的每个时段中，组成帧的线中的一条的像素的数据被输入到存储器控制电路IOO。图9还示出从SDRAM 110读取过去数据并将所读取的数据写入到读FIFO 104的时段(过去数据读取)，以及从读FIFO104读取过去数据并从存储器控制电路100输出所读取的数据的时段
(过去数据输出)。图9进一步示出将当前数据输入到存储器控制电路IOO并将输入数据写入到写FIFO 102的时段(当前数据输入)，以及从写FIFO 102读取当前数据并将所读取的数据写入到SDRAM 110的时段
(当前数据写入)。
首先，输入指示帧间分割的垂直同步信号VSYNC。然后，读数据使能信号RDE从'L'电平改变为'H'电平。结果是，开始读取先前存储在SDRAM 110中的过去数据PD。将从SDRAM 1 IO读取的过去数据PD写入到读FIFO 104。随后，读取写入到FIFO的过去数据，并从存储器控制电路输出该过去数据。另一方面，将输入到存储器控制电路的当前数据CD写入到写FIFO 102。然后，在完成从SDRAM110读取过去数据之后，从写FIFO 102读取当前数据CD并将其写入到SDRAM 110。
如图9所示，在读数据使能信号RDE和写数据使能信号WDE处于'H'电平的时段期间，将组成线的数据输入到存储器控制电路100。在时段的前一半期间，将过去数据PD写入到读FIFO 104，并在同一时段的后一半期间，从写FIFO 102读取当前数据CD并将其写入到SDRAM110。然而，实际上，还通过使用在写数据使能信号WDE变为'L'电平之后的一部分水平空白时段来执行从写FIFO 102读取当前数据CD以及将当前数据CD写入到SDRAM 110。

发明内容
在读数据使能信号RDE从'L'电平变为'H'电平之后，图8中所示的存储器控制电路100开始读取存储于SDRAM 110中的过去数据PD。然而，在读数据使能信号RDE变为'H'电平之后，在开始读取过去数据PD之前有延迟时间或时延。因此，合并了存储器控制电路IOO并通过比较当前数据和过去数据来执行处理(图像处理)的图像处理装置有以下问题。
在作为图像处理装置的示例的液晶显示装置中的图像处理电路，基于在先前帧中的某个位置(或坐标)上的像素的过去数据以及在下一 (或当前)帧中的同一位置上的像素的当前数据来执行图像处理。例如，为了提高液晶显示器的响应速度，执行图像处理，并输出反映该处理结果的数据。
为了执行这种处理，需要同时输入像素的过去数据以及同一像素的当前数据。就是说，应当使直到过去数据被从SDRAM 110中读取并被输入到图像处理电路的第一延迟时间与直到当前数据被输入到图像处理电路的第二延迟时间彼此相等。因此，图像处理装置一般包括诸如移位寄存器或FIFO的延迟电路，用来在将过去数据从SDRAM中读取的时段期间延迟当前数据。当用于读取过去数据的延迟时间较长时，需要较大的移位寄存器。
一般说来，用于从SDRAM 110读取数据的延迟时间是tRCD和CAS
时延的总和。此处，tRCD是由时钟数来测量的在行地址选通信号和列地
址选通信号之间的延迟时间。CAS时延是由时钟数来测量的在输入读命令与输出读数据之间的延迟时间。实际上，由于时序调整上的困难，所以在将数据从SDRAM 110输出之后，很难将数据直接输入到读FIFO104。因此，在SDRAM和读FIFO之间插入了两或三级的触发器。结果是，进一步延迟从存储器控制电路100开始输出数据。
例如，当使用tRo^3和CAS时延-3的SDRAM并插入两级触发器时，需要8级触发器来构建移位寄存器。就是说，当用10位数据来代表像素的每个RGB值，并执行两通道平行处理时，对于每个RGB值需要8xl0x2-160个触发器。
如上所述，图8中所示的传统的存储器控制电路100具有的问题是从开始输入当前数据到开始输出存储于SDRAM 110中的过去数据之间的延迟时间较长。因此，在包括传统的存储器控制电路100的图像处理装置中，需要将当前数据延迟较长时间，结果是移位寄存器的尺寸变大。
为了解决上述问题，本发明的一个示例性目的是提供控制帧存储器的方法和存储器控制电路，该方法和存储器控制电路具有縮短的用来开始输出先前存储在帧存储器中的过去数据的延迟时间，该过去数据代表组成先前帧的像素的值。本发明的另一示例性目标是提供包括存储器控制电路的图像处理装置，该存储器控制电路具有缩短的用来开始输出过去数据的延迟时间。
为了解决上述问题，根据本发明的示例性实施例提供了使用存储器控制电路来控制帧存储器的方法。该方法包括按帧的顺序接收代表组成多个帧的每一个的像素的值的数据，并且将该数据提供到帧存储器；产生指定要被存取的帧存储器的地址的地址信号以及命令从或到帧存储器读取或写入的控制信号，并将所产生的地址和控制信号提供到帧存储器，以使得从帧存储器读取代表组成先前被写入到帧存储器的先前帧的像素的值的数据，并将代表组成在先前帧之后的下一个帧的像素的值的数据写入到帧存储器。执行该产生和提供，以使得在开始接收代表组成下一个帧的像素的值的数据之前，从帧存储器读取代表组成先前帧的像素的一部分的值的第一数据。
根据各种示例性实施例，该方法可进一步包括在开始接收代表组成下一个帧的像素的值的数据之前，接收同步信号。该产生和提供可包括当接收到同步信号时，产生指定起始地址的第一地址信号以及命令读取的第一控制信号，并且提供第一地址信号和第一控制信号，以使得帧存储器从起始地址开始的第一地址范围读取第一数据。
根据各种示例性实施例，多个帧的每一个可包括多条线，并且接收可包括以线的顺序接收代表组成多条线的每一条的像素的值的数据。第一数据可以代表组成先前帧的多条线的第一条的第一部分的像素的值；并且可以执行该产生和提供，以使得在接收代表组成下一个帧的多条线的第一条的像素的值的数据期间，读取代表组成先前帧的多条线的第一条的剩余部分的剩余像素的值的数据以及代表组成先前帧的多条线的第二条的第一部分的像素的值的数据。
根据各种示例性实施例，该方法可进一步包括在开始接收代表组成下一个帧的像素的值的数据之前，接收同步信号。该产生和提供可包括i)当接收到同步信号时，产生指定起始地址的第二地址信号以及命令读取的第二控制信号，并且提供第二地址信号和第二控制信号，以使得帧存储器从第二地址范围读取第一数据，该第二地址范围包括从起始地址开始的存储第一数据所需的第一数量的地址；以及ii)在开始接收代表组成下一个帧的多条线的第一条的像素的值的数据之后，至少产生指定第二地址范围之后的开始地址的第三地址信号以及命令读取的第三控制信号，并且提供第三地址信号和第三控制信号，以使得帧存储器从第三地址范围读取数据，该第三地址范围包括从开始地址开始的存储代表组成多条线的一条的像素的值的数据所需的指定数量的地址。
根据各种示例性实施例，该产生和提供可进一步包括在开始接收代表组成下一个帧的多条线的第二条到最后一条的每一条的像素的值的数据之后，至少产生第四地址信号和第四控制信号，所述第四地址信号指定在开始接收代表组成下一个帧的多条线的先前一条的像素的值的数据之后读取的地址范围之后的第二开始地址，所述第四控制信号命令读取，并且提供第四地址信号和第四控制信号，以使得帧存储器从第四地址范围读取数据，该第四地址范围包括从第二开始地址开始的指定数量的地址。
根据各种示例性实施例，该产生和提供可进一步包括i)在读取代表组成在先前帧之前的帧的多条线的最后一条的最后一个像素的值的数据之后，.产生指定起始地址的第五地址信号以及命令读取的第五控制信号，并且提供第五地址信号和第五控制信号，以使得帧存储器从第五地址范围读取数据，该第五地址范围包括从起始地址开始的存储第一数据所需的第一数量的地址；以及ii)在开始接收代表组成下一个帧的多条线的第一条的像素的值的数据之后，至少产生指定第五地址范围之后的第三开始地址的第六地址信号以及命令读取的第六控制信号，并且提供第六地址信号和第六控制信号，以使得帧存储器从第六地址范围读取数据，该第六地址范围包括从第三开始地址开始的存储代表组成多条线的一条的像素的值的数据所需的指定数量的地址。
根据各种示例性实施例，该方法可进一步包括在开始接收代表组成下一个帧的像素的值的数据之前，将从帧存储器读取的第一数据存储在FIFO中；并且在开始接收代表组成下一个帧的像素的值的数据之后，从FIFO读取第一数据。
根据各种示例性实施例，该方法可进一步包括将从FIFO读取的第一数据输出到处理电路；并且延迟代表组成下一个帧的像素的值的
数据，以产生延迟数据，并将延迟数据输出到处理电路，以使得处理电路开始同时接收第一数据和延迟数据。
为了解决上述问题，根据本发明的示例性实施例提供存储器控制电路，其产生用于指定要被存取的帧存储器的地址的地址信号以及用于命令从或到帧存储器读取或写入的控制信号。存储器控制电路包括.-数据输入端，其按帧的顺序接收代表组成多个帧的每一个的像素的值
的数据，数据提供端，其将数据提供到帧存储器；地址端，其将地址信号提供到帧存储器，以及控制端，其将控制信号提供到帧存储器。
存储器控制电路产生地址和控制信号并将其提供到帧存储器，以使得
从帧存储器读取代表组成先前被写入到帧存储器的先前帧的像素的值的数据，并将代表组成在先前帧之后的下一个帧的像素的值的数据写
入到帧存储器；并且在存储器控制电路开始接收代表组成下一个帧的像素的值的数据之前，从帧存储器读取代表组成先前帧的像素的一部分的值的第一数据。
为了解决上述问题，根据本发明的示例性实施例提供了图像处理装置，其包括帧存储器；存储器控制电路，其产生用于指定要被存取的帧存储器的地址的地址信号以及用于命令从或到帧存储器读取或写入的控制信号；以及图像处理电路。该存储器控制电路包括数据输入端，其按帧的顺序接收代表组成多个帧的每一个的像素的值的数 据，数据提供端，其将数据提供到帧存储器；地址端，其将地址信号 提供到帧存储器，以及控制端，其将控制信号提供到帧存储器。存储 器控制电路产生地址和控制信号并将其提供到帧存储器，以使得从帧 存储器读取代表组成先前被写入到帧存储器的先前帧的像素的值的数
据，并将代表组成在先前帧之后的下一个帧的像素的值的数据写入到 帧存储器。图像处理电路接收从帧存储器读取的代表组成下一个帧的 像素的值的数据以及代表组成先前帧的像素的值的数据，并使用这两 个数据执行处理。该存储器控制电路进一步产生地址和控制信号并将 其提供到帧存储器，以使得在存储器控制电路开始接收代表组成下一 个帧的像素的值的数据之前，从帧存储器读取代表组成先前帧的像素 的一部分的值的第一数据。
根据各种示例性实施例，存储器控制电路可进一步包括FIFO;并 且在存储器控制电路开始接收代表组成下一个帧的像素的值的数据之
前，存储器控制电路将从帧存储器读取的第一数据存储在FIFO中，并
且在存储器控制电路开始接收代表组成下一个帧的像素的值的数据之
后，从FIFO读取第一数据。
根据各种示例性实施例，图像处理装置可进一步包括延迟电路， 其延迟代表组成下一个帧的像素的值的数据，以产生延迟数据。该图 像处理电路可开始同时接收延迟数据和从FIFO读取的第一数据。
[发明效果]
本发明提供控制帧存储器的方法以及存储器控制电路，该方法和 存储器控制电路具有縮短的用来开始输出先前存储在帧存储器中的数 据的延迟时间，该数据代表组成先前帧的像素的值。本发明进一步提 供包括存储器控制电路的图像处理装置。


图l是示出根据本发明的示例性图像处理装置的结构的示意图。
图2是示出图1中所示的SDRAM接口的示例性结构的示意图。
图3是示出图2中所示的SDRAM控制器的示例性结构的示意图。
图4是示出图2中所示的示例性SDRAM接口中的存取时序的时序图。
图5是示出垂直同步信号的下降沿附近的示例性SDRAM接口的操 作的时序图。
图6是示出读数据使能信号的上升沿附近的示例性SDRAM接口的 操作的时序图。
图7是示出读数据使能信号的上升沿附近的比较实施例的操作的 时序图。
图8是示出传统的存储器控制电路的结构的原理图。 图9是示出图8中所示的传统的存储器控制电路中的存取时序的时序图。 1图像处理装置 10 SDRAM 20 SDRAM接口 30图像处理电路 40移位寄存器 21写FIFO 22 SDRAM控制器 23读FIFO
具体实施例方式
将参考附图来对本发明的示例性实施例进行解释。
图l是示出根据本发明的图像处理装置的示例性实施例的结构的 示意图。图1中所示的示例性图像处理装置1包括SDRAM 10、 SDRAM接口 20、图像处理电路30和移位寄存器40。
示例性图像处理装置l以帧的顺序接收代表组成多个帧中的每一 个的像素的值的数据(输入帧数据IFD)。随后，示例性图像处理装置 基于输入数据执行图像处理，并按帧的顺序输出代表组成多个所处理 的帧中的每一个的像素的值的数据(输出帧数据OFD)。像素的值可 以是例如像素的亮度值或色差值。
用作为帧存储器的SDRAM IO具有由列和行地址所定义的地址空 间。SDRAM IO是需要定期刷新的动态随机存取存储器。在例如共同待 决申请No. 200810175135.6中解释了对SDRAM IO的刷新。为了开始存 取SDRAM 10，指定行地址，并当在指定行地址之后逝去了某个时段时， 然后指定列地址。另外，每当读取或写入某个量的数据之后，指定行 地址或列地址。
SDRAM接口20是存储器控制电路的示例性实施例。将读数据使能 信号RDE、写数据使能信号WDE和垂直同步信号VSYNC输入到 SDRAM接口20中。还将输入帧数据IFD输入到SDRAM接口20。因此， SDRAM接口20将代表组成当前输入的帧(当前帧)的像素的值的数据 (当前数据CD)写入到SDRAM 10。同时，读取先前已经被写入到 SDRAM IO的代表组成先前帧(过去帧)的像素的值的数据(过去数据 PD)，并将其输出到图像处理电路30。
利用读数据使能信号RDE和写数据使能信号WDE来分别控制从 SDRAM IO读取过去数据PD和将当前数据CD写入到SDRAM IO的时 序。在该示例性实施例中，读数据使能信号RDE和写数据使能信号WDE 同时变为有效('H'电平)。通常，输入帧数据IFD与数据有效信号 (未示出) 一起被输入，该数据有效信号指示输入有效数据的时段。因此，可以从数据有效信号产生读数据使能信号RDE和写数据使能信 号WDE。
还将输入帧数据IFD输入到移位寄存器40。移位寄存器40将输入帧 数据IFD延迟指定的时间，并在与SDRAM接口20输出过去数据PD相同 的时序处，将延迟的输入帧数据输出到图像处理电路30。就是说，将 移位寄存器40提供为延迟电路，以对将当前数据CD输入到图像处理电 路30的时延和将SDRAM接口20从SDRAM IO读取的过去数据PD输入 到图像处理电路30的时延相互进行调整。
图像处理电路30接收来自移位寄存器40的当前数据CD以及 SDRAM接口20从SDRAM IO读取的过去数据PD，基于这两者数据执行 图像处理，并输出所处理的输出帧数据OFD。
图2是示出图1中所示的SDRAM接口的示例性结构的示意图。
示例性SDRAM接口20包括写FIFO 21 、 SDRAM控制器22和读FIFO23。
图3是示出SDRAM控制器22的示例性结构的示意图。
SDRAM控制器22执行控制，用于将通过写FIFO 21输入的当前数 据CD写入到SDRAM 10，并且用于读取先前写入到SDRAM IO的过去数 据PD，并通过读FIF0 23输出所读取的过去数据PD。 SDRAM控制器22 包括地址计数器单元222，用于产生指定要被存取的SDRAM IO的地址 的地址信号A。 SDRAM控制器22进一步包括命令产生器单元224，用于 产生控制到SDRAM IO的写入或从SDRAM IO的读取的控制信号(命令 C)。为了执行当前数据CD的写入和过去数据PD的读取，将所产生的 地址和控制信号提供到SDRAM 10。在开始输入组成当前帧的当前数据CD之前，SDRAM接口20产生 地址信号A和命令C并将其提供到SDRAM 10，以使得读取代表组成先 前帧的一部分像素的值的过去数据PD。结果是，在开始输入当前数据 CD之前，读取组成先前帧的一部分像素的过去数据PD。将先读取的过 去数据PD暂时存储在读FIFO 23中。随后，在开始输入当前数据CD之 后，从读FIFO 23中读取暂时存储的过去数据PD，并从SDRAM接口20 输出。
为了控制该操作，SDRAM控制器22接收垂直同步信号VSYNC、 读数据使能信号RDE和写数据使能信号WDE，并以由所接收的信号确 定的时序来产生地址信号A和命令信号C并将其提供到SDRAM 10。另 外，SDRAM控制器22产生以下信号，并将其提供到各个FIFO: i)指 导从写FIF0 21的读取的写FIF0读使能信号WF—RE， ii)指导到读FIFO 23的写入的读FIFO写使能信号RF—WE，以及iii)指导读FIF0 23的地址 的清除的FIFO地址清除信号FAC。尽管在图2中没有显示，但是SDRAM 控制器22还提供信号来指导写FIF0 21的地址的清除。此外，写FIF0 21 提供有指导到写FIFO的写入的写FIFO写使能信号WF—WE。读FIFO 23 提供有指导从读FIFO 23的读取的读FIFO读使能信号RF一RE。
在示例性SDRAM接口20中，提供了写数据使能信号WDE，作为 写FIFO写使能信号WF一WE，还提供了读数据使能信号RDE,作为读 FIFO读使能信号RP一RE。然而，可以提供电路来分别从写数据使能信 号WDE和读数据使能信号RDE产生写FIFO写使能信号WF一WE和读 FIFO读使能信号RF一RE。例如，可以通过将读数据使能信号RDE延迟 读FIFO 23的读时延的时间来产生读FIFO读使能信号RP-RE。
读FIFO 23提供有基准时钟CLK和倍频时钟CLK2，倍频时钟CLK2 是基准时钟的频率的两倍。尽管在图2中没有示出，但是写FIF0 21还提 供有基准时钟CLK和倍频时钟CLK2，并且通过SDRAM控制器22， SDRAM 10提供有倍频时钟CLK2。基准时钟CLK是当前数据CD按其输入到SDRAM接口20和过去数 据PD按其从SDRAM接口20输出的时钟信号。通过使用基准时钟CLK还 能执行将当前数据CD写入到写FIFO 21和从读FIF0 23读取过去数据 PD。另一方面，通过使用倍频时钟CLK2来执行从写FIFO 21读取当前 数据CD，并将所读取的当前数据写入到SDRAM 10，以及从SDRAMIO 读取过去数据PD，并将所读取的过去数据写入到读FIFO 23。
图4是示出图2中所示的SDRAM接口20存取SDRAM 10、写FIFO 21和读FIFO 23的时序的时序图。
图4示出垂直同步信号VSYNC、读数据使能信号RDE和写数据使 能信号WDE的波形。在图4所示的示例中，使用了与输入帧数据一起输 入到SDRAM接口20的数据有效信号(未示出)，作为读数据使能信号 RDE和写数据使能信号WDE。因此，在SDRAM接口20接收当前数据CD 的时段期间，读数据使能信号RDE和写数据使能信号WDE变为'H'电 平。实践中，在SDRAM接口20接收代表组成帧的每条线的像素的值的 数据的每个时段期间，读数据使能信号RDE和写数据使能信号WDE变 为'H'电平。
图4进一步示出以下时段i)从SDRAM 10读取过去数据并将所读 取的过去数据写入到读FIF0 23 (过去数据读取)的时段，ii)从读FIFO 23读取过去数据并从SDRAM接口20输出所读取的过去数据(过去数据 输出)的时段，iii)将当前数据输入到SDRAM接口20并将所输入的当 前数据写入到写FIFO 21 (当前数据输入)的时段，以及iv)从写FIFO 21 读取当前数据并将所读取的当前数据写入到SDRAM 10 (当前数据写
入)的时段。过去数据读取和过去数据输出的时段分别对应于被提供 到读FIFO 23的读FIFO写使能信号RP—WE和读FIFO读使能信号RF—RE
的时段。当前数据输入和当前数据写入的时段分别对应于被提供到写 FIFO 21的写FIFO写使能信号WF—WE和写FIFO读使能信号WF—RE的时段。
如图4所示，在开始输入当前数据或者读数据使能信号RDE和写数
据使能信号WDE改变为'H'电平之前，提供到示例性SDRAM接口20 的垂直同步信号VSYNC具有下降沿。SDRAM接口20检测垂直同步信号 VSYNC到<L，电平的变化，并从SDRAM IO读取过去数据的一部分。 在实践中，SDRAM接口20从SDRAM IO读取在先前帧中的第一条线的 代表从开始的第一部分中(在图4所示的示例中，为从开始起的32个字) 的像素的值的数据。
当读取完过去数据的第一部分时，停止读取过去数据。将从 SDRAM IO先读取的过去数据(第一数据)存储在读FIFO 23中，但是 在开始将当前数据输入到SDRAM接口20之前，不执行从读FIFO 23的读 取或从SDRAM接口20的输出。
之后，在读数据使能信号RDE变为'H'电平并且当前数据的输入 开始时，重新开始从SDRAM10读取过去数据。在该阶段，为除了先读 取的32个字的数据以外的剩余数据，执行在第一条线中的像素的过去 数据的读取。
在读数据使能信号RDE变为'H'电平的时段中的第一个时段期间， 其对应于在第一条线中的像素的当前数据的输入，在读取第一条线中 的剩余像素的过去数据(剩余数据)之后，进一步执行在第二条线中 的像素的过去数据的第一部分(即，从开始起的32个字)的读取。在 图4中的"下一条线"所指示的时段期间，执行对在第二条线中的像素 的过去数据的该先读取操作。类似地，在读数据使能信号RDE变为 电平的第二和随后时段的每一个时段期间，其对应于在第二和随后的 线中的像素的当前数据的输入，读取在对应线中的剩余像素的过去数 据，并先读取在下一条线中的像素的过去数据的第一部分。虽然，在读数据使能信号RDE变为'H'电平之后，立即开始从读 FIFO 23读取过去数据并将所读取的数据从SDRAM接口20输出。在该示 例性实施例中，当读数据使能信号RDE变为<H'电平时，先读取的过 去数据已经存储在读FIF0 23中了。因此，可以开始从读FIF0 23读取过 去数据，而不用等待从SDRAM IO开始读取过去数据。
准确地说，读FIF0 23同样具有延迟时间(时延)以开始读取数据。 相应地，即使在该示例性实施例中，也在读FIF0 23的延迟时间之后， 开始输出过去数据。然而，在示例性实施例中，与传统的技术相比， 可以通过从SDRAM IO开始输出过去数据的延迟时间来减少在开始输 出过去数据之前的延迟时间。因此，当利用示例性SDRAM接口20来构 建数据处理装置时，可以使用减少了级数的移位寄存器40来调整用于 将当前数据输入到图像处理电路30的时序。
在示例性实施例中，具体地说，为每条线先读取过去数据的第一 部分(第一数据)。因此，即使在单独地接收组成帧中的每条线的像 素的数据的情形下，也可以减少在开始输出每条线中的像素的过去数 据之前的延迟时间。
另外，用于开始从SDRAM读取数据的延迟时间(时延)可以根据 SDRAM的类型而变化。因此，传统的图像处理装置需要根据SDRAM 的时延来对移位寄存器40的级数进行修改或改变。相反，在示例性 SDRAM接口20中，可以不管SDRAM 20的时延而在固定延迟时间之后 输出过去数据。因此，即使SDRAM20的时延改变了，也不需要进行修 改。
如图4所示，与写使能信号WDE变为'H，电平同时，开始将当前 数据写入到写FIFO 21。另外，在从SDRAM IO读取下一条线中的像素 的过去数据的第一部分之后，从写FIF0 21读取当前数据，并将其写入 到SDRAMIO。就是说，对应于每条线，在读数据使能信号RDE和写数据使能信号WDE处于'H'电平的时段的前半个和后半个中，分别执行
从SDRAM IO读取过去数据和将当前数据写入到SDRAMIO。
为了在输入用于每条线的当前数据的时段内执行从SDRAM 10读 取过去数据和将当前数据写入到SDRAM 10，使用倍频时钟CLK2来执 行将数据写入到SDRAM IO和从SDRAM IO读取数据。实际上，在写数 据使能信号WDE处于'H'电平的时段或输入当前数据的时段内，将当 前数据写入到SDRAM IO并没有完成，因为需要某些延迟时间来开始从 和到SDRAM IO读取和写入。因此，当前数据到SDRAM IO的写入扩展 到在写数据使能信号变为'L'电平之后的一部分时段，即在线之间的 空白时段。
图5是示出垂直同步信号VSYNC的下降沿附近的示例性SDRAM 接口20的操作的时序图。
图5示出倍频时钟CLK2、基准时钟CLK、垂直同步信号VSYNC和 读数据使能信号RDE的波形。然而，注意在所示的时段内，读数据使 能信号RDE保持'L'电平。图5还示出由SDRAM控制器22所产生的控 制信号(SDRAM命令C)和地址信号(SDRAM地址A)，以及由SDRAM 控制器22产生并被提供到读FIFO 23的FIFO地址清除信号FAC。图5进 一步示出在其中写入数据的读FIFO 23的地址、从SDRAM IO读取的数 据(SDRAM读取数据)以及从读FIFO 23输出的数据(读FIFO读取数 据)。
当检测到垂直同步信号VSYNC变为'L'电平时，在图5所示的"读 准备"时段期间，SDRAM控制器22产生并提供控制信号(命令C)以 命令对SDRAM IO的读操作。同时，SDRAM控制器22将在用于产生地 址的地址计数器单元22中提供的计数器清除到起始地址(0)。此外， SDRAM控制器22将指定起始地址的地址信号提供到SDRAM 10。实践中，SDRAM控制器22将起始地址划分为行和列地址，并将指 定各个所划分的地址的地址信号提供到SDRAM 10。就是说，SDRAM 控制器22首先将激活命令和行地址提供到SDRAM 10，并且在逝去指定 时段之后，进一步提供读命令和列地址。因此，开始从SDRAM10读取 过去数据。就是说，在指定延迟时间之后，读取存储在地址0中的数据 D0。此后，读取分别存储在地址l、 2、 3……中的数据D1、 D2、 D3……。
实际上，仅仅将指定起始地址(O)的地址信号A提供到SDRAM 10， 而通过突发读操作读取从起始地址起的第一地址范围(32个字)。就 是说，仅通过指定起始地址，与时钟(倍频时钟CLK2)同步地读取在 第一范围内的初始和之后连续地址中的数据。此后，暂停读操作，并 且SDRAM控制器22等待开始帧的像素的下一个数据的输入或是读数 据使能信号变为'H，电平。
在继续对第一地址范围中的数据进行突发读取时，地址计数器对 倍频时钟CLK2进行计数并产生地址1到31。不将这些地址提供到 SDRAM 10。但是，将地址计数器设置为在第一范围(31)内的最后值， 使得当从第一地址范围的下一个读取数据时，容易产生下一地址。
此外， 一旦检测到垂直同步信号VSYNC变为'L，电平，SDRAM 控制器22输出FIFO地址清除信号(FAC)，用于将读FIFO 23的地址清 为起始地址。就是说，读FIF0 23的地址在紧跟着垂直同步信号VSYNC 的下降沿的倍频时钟CLK2的时钟沿(上升沿)也被初始化。因此，将 从SDRAM IO读取的数据(过去数据PD)连续写入到从地址O开始的读 FIFO 23的地址范围中。
注意，在读数据使能信号RDE是'L'电平的时段期间，不产生用 于指导从读FIF0 23读取数据的读FIFO读使能信号RF一RE。因此，在图 5所示的时段期间，将从SDRAM 10读出的数据D0到D31存储在读FIFO 23中，等待读数据使能信号RDE变为'H'电平，或是开始输入当前数据。
可以用简单电路来执行上述的地址清除，因为其简单地将地址清 为起始地址，并且可以被容易地执行而不用添加大型电路。此外，该 示例性实施例确保了即使当由于噪声产生错误时也能进行稳定操作， 因为在每个帧中地址都被清除。
图6是示出读数据使能信号RDE的上升沿附近的SDRAM接口20的 操作的时序图。
图6示出与图5中所示相同的信号。然而，注意在图6所示的时段期 间，垂直同步信号VSYNC没有下降沿。
在图2中所示的示例性SDRAM接口20中，将读数据使能信号RDE 作为读FIFO读使能信号RF—RE提供到读FIF0 23。如上所解释的，可对 该示例性SDRAM接口 20进行修改，以在例如SDRAM控制器22中提供 用于产生读FIFO读使能信号的电路。在该情况下， 一旦检测到读数据 使能信号RDE变为'H'电平，贝'jSDRAM控制器22产生读FIFO读使能 信号RF—RE并将其提供到读FIFO 23，其指导从读FIFO 23开始读取过去 数据。在任何情况下，在指定的延迟时间之后，读取存储在读FIF0 23 中的D0和后续数据，并按顺序输出。
此刻，在图5中所示的垂直同步信号VSYNC的下降沿之后的时段 期间，从SDRAM 10读取的第一范围(32个字)的过去数据(第一数据) 被存储在读FIF0 23中。因此，可以在读数据使能信号RDE的上升沿之 后，立即指导读FIF0 23来读取过去数据。结果是，可以在较短的延迟 时间之后开始输出过去数据PD，并且可以减少在图像处理装置l中的移 位寄存器40的级数。
如上面所解释的，在读数据使能信号RDE的上升沿之后开始从读FIF0 23读取过去数据。另外，在RDE的上升沿之后，也开始从SDRAM IO读取过去数据，并将所读取的数据写入到读FIF0 23。就是说，与图5 中所示的检测到垂直同步信号VSYNC的下降沿之后的操作一样， 一旦 检测到读数据使能信号RDE变为'H'电平，贝ijSDRAM控制器22产生 命令C和地址A并将其提供到SDRAM。然而，在读数据使能信号RDE 的上升沿之后，不清除达到在图5中所示的时段期间的第一范围(31) 内的最后地址的地址计数器，而是通过将l加到最后地址来产生下一地 址(32)并将其提供到sdraM 10。因此，从存储在下一地址的数据 D32开始，按顺序从SDRAM IO读取过去数据并将其写入到读FIFO 23。
尽管在图6中没有显示，继续在该级中的从SDRAM IO读取过去数 据和将其写入到读FIFO 23，直到组成整条线的像素的数据被读取或写 入。就是说，从SDRAM IO读取在同一条线中的不包括第一范围(前32 个字)的剩余数据和在下一条线中的第一范围(前32个字)中的数据， 并将其写入到读FIFO 23。
在读取组成线的数据期间，地址计数器通过对倍频时钟CLK2进行 计数来继续产生地址。与图5中所示的时段相同，在图6所示的时段期 间执行从SDRAM10的突发读取。因此，不需要将所有所产生的地址提 供到SDRAM 10。虽然如此，SDRAM控制器22以某些所需要的时序提 供地址，因为不可能利用单个突发读取操作读取组成整条线的像素的 数据。为了重新开始对在下一个地址范围中的数据的突发读取， SDRAM控制器22以所需要的时序产生并提供命令C与地址A。
因而，为指定的地址范围执行数据的读取，该指定的地址范围包 括存储代表组成整条线的像素的值的数据所需的指定数量的地址。就 是说，指定数量的地址包括存储第一数据所需的第一数量的地址，以 及存储代表剩余像素的值的数据所需的剩余数量的地址。当每条线由 指定数量的像素组成，并且存储每个像素的数据需要一个地址时，地 址的指定数量等于在每条线中的像素的指定数量。地址的指定数量可以与每条线中像素的指定数量不等。例如，组
成每条线的像素的当前数据CD可以在写入到SDRAM之前被压縮到以 下程度存储组成每条线的像素的当前数据CD所需的地址的数量小于
在每条线中的像素的数量。
SDRAM控制器22在读数据使能信号RDE处于'H'电平的时段期 间的操作与传统的图像处理装置的操作相同，尽管开始地址(32)与 传统装置的操作的地址不同。就是说，在任何情形中，代表组成线的 像素的值的数据被读取。因此，不需要附加电路。
在该示例性实施例中，为每条线都执行从第一范围之后的开始地 址到在下一条线中的第一范围的组成整条线的像素的数据的读取，直 到最后一条线为止。因此，在读取最后一条线中的剩余数据之后，读 取在下一帧中的第一条线中的第一地址范围内的数据，并将其存储在 读FIF0 23中。然而，不能利用在该级中读取和写入的下一帧中的第一 条线中的数据。就是说，在输入下一个帧的数据之前，在垂直同步信 号VSYNC的下降沿，清除SDRAM 10和读FIFO23的地址，并再次执行 对从SDRAM IO的第一条线中的第一地址范围中的数据的读取，并将所 读取的数据写入到读FIFO 23。
可以避免执行对第一条线的数据的这类不必要读取。就是说，例 如，可以提供第一计数器和第二计数器来检测当读取在最后一条线中 的最后一个像素的数据时的时序，其中，第一计数器对从其读取数据 的线的数量进行计数，第二计数器对每条线中读取数据的次数或时钟 的数量进行计数。此外，可以增加当第一和第二计数器检测到该时序 时就停止读取操作的电路。然而，在该示例性实施例中，不提供这类 计数器和电路。就是说，通过允许不必要的读取而将电路的尺寸最小 化。在上述示例性实施例中，当检测到垂直同步信号VSYNC的下降沿
时，清除地址计数器或SDRAM的读地址A，并且从SDRAM IO读取组 成第一条线的第一部分的像素的第一数据并将其写入到读FIFO 23。可 以修改该过程以跳过这些步骤。因此，变得可以利用在读取先前帧的 最后一条线的数据之后所读取的下一个帧的第一条线的第一数据。
如上所解释的，在该情况下，可以提供第一计数器和第二计数器， 其中，第一计数器对从其读数据的线的数量进行计数，第二计数器对 每条线中读取数据的次数或时钟的数量进行计数。当检测到读取在最 后一条线中的最后一个像素的数据的时序时，可以清除地址计数器。 然后，当完成为读取数据所做的准备时，从SDRAM10的第一地址范围 读取第一条线的第一数据，并将其写入到读FIF0 23。
当没有执行检测到垂直同步信号VSYNC的下降沿之后对地址计 数器的清除时，则在输入第一个帧的数据的时段期间没有从正确的地 址读取数据。然而，当在输入第一个帧的数据的时段期间，检测到读 取最后一条线中的最后一个像素的数据的时序时，就清除地址计数器。 此后，从正确的地址读取数据。注意，在输入第一个帧的数据的时段 期间，数据没有被从正确的地址读取，并且检测到的时序可能不是读 取最后一个像素的数据的真正时序。尽管如此，在清除地址计数器之 后，数据被从正确的地址读取。还要注意，在输入第一个帧的数据的 时段期间，从SDRAM10读取的数据是没有意义的，因为先前还没有将 有效的数据写入到SDRAM 10。因此，即使在第一个帧的输入数据的时 段期间，数据没有从正确的地址被读取也是可以接受的。
图7是示出读数据使能信号RDE的上升沿附近的比较示例或传统 的数据处理装置的操作的时序图。
在传统的数据处理装置中，在检测到读数据使能信号RDE从'L' 电平变为'H'电平之后，开始从SDRAM读取过去数据。就是说，在检测到读数据使能信号RDE变为'H'电平之后，将起始地址(0)作 为地址A与命令C一起提供到SDRAM 10。还提供了用于将读FIFO清除 为起始地址的FIFO地址清除信号FAC。结果是，在某个延迟时间之后， 从SDRAM依次读取过去数据(D0，D1……)，并将其写入到读FIFO。 在进一步的延迟时间之后，从读FIFO读取并输出过去数据(DO, Dl……)。因此，从读数据使能信号RDE的上升沿到开始输出数据的 时延较长，并且比较示例需要移位寄存器具有较大的尺寸，以在长时 延期间对当前数据进行延迟。
参考示例性实施例解释了根据本发明的控制帧存储器的方法、存 储器控制电路以及图像处理装置。在以上解释的示例性实施例中，使 用了与组成每个帧的像素的值的数据一起被输入的数据有效信号，作 为写数据使能信号WDE和读数据使能信号RDE。因此，读数据使能信 号RDE和写数据使能信号WDE同时变为'H'电平，并且在这些信号处 于'H，电平的时段期间，将当前数据CD输入到SDRAM接口20。然而， 根据图像处理装置的构造，图像处理装置的不同示例性实施例可利用 在不同时序变为'H'电平的读数据使能信号RDE和写数据使能信号 WDE。
例如，可以修改示例性SDRAM接口20以在写FIFO 21之前提供压 縮电路并在读FIF0 23之后提供解压缩电路。在这种构造中，输入到图 像处理装置的当前数据CD被压縮，并且此后，通过写FIF0 21被存储在 SDRAM 10中。此外，通过读FIFO读取的过去数据PD被解压縮，并且
此后被输入到图像处理装置。在这种情况下，在压縮电路中执行压縮 所需的延迟时间之后，输入到图像处理装置的当前数据到达写FIF0 21。
因此，在被延迟了压缩电路的延迟时间之后，数据有效信号可以被用 作写数据使能信号WDE。另一方面，数据有效信号可以被原样用作读 数据使能信号RDE。
注意，即使在这种构造中，也可以将输入到图像处理装置的当前数据CD不经过压缩就输入到移位寄存器或不同的延迟电路。然后，在 延迟了指定延迟时间之后，将当前数据输入到图像处理电路。就是说，
不依赖于是否在写FIFO 21之前提供压縮电路，与开始将当前数据输入 到SDRAM接口同时地开始将当前数据CD输入到延迟电路。
权利要求
1. 一种使用存储器控制电路来控制帧存储器的方法，包括按帧的顺序接收代表组成多个所述帧的每一个的像素的值的数据，并将所述数据提供到所述帧存储器；以及产生指定要被存取的所述帧存储器的地址的地址信号以及命令从或到所述帧存储器读取或写入的控制信号，并将所产生的地址和控制信号提供到所述帧存储器，以使得从所述帧存储器读取代表组成先前被写入到所述帧存储器的先前帧的像素的值的数据，并将代表组成所述先前帧之后的下一个帧的像素的值的数据写入到所述帧存储器，其中，执行所述产生和提供，以使得在开始接收代表组成所述下一个帧的像素的值的数据之前，从所述帧存储器读取代表组成所述先前帧的所述像素的一部分的值的第一数据。
2. 如权利要求l所述的方法，进一步包括在开始接收代表组成所述下一个帧的像素的值的数据之前，接收同步信号，其中，所述产生和提供包括当接收到所述同步信号时，产生指 定起始地址的第一地址信号以及命令读取的第一控制信号，并且提供 所述第一地址信号和所述第一控制信号，以使得所述帧存储器从所述 起始地址开始的第一地址范围读取所述第一数据。
3. 如权利要求l所述的方法，其中 所述多个帧的每一个包括多条线；'所述接收包括按所述线的顺序接收代表组成所述多条线的每一条的像素的值的数据；所述第一数据代表组成所述先前帧的所述多条线的第一条的第一 部分的像素的值；以及执行所述产生和提供，以使得在接收代表组成所述下一个帧的所 述多条线的第一条的像素的值的数据期间，读取代表组成所述先前帧 的所述多条线的所述第一条的剩余部分的剩余像素的值的数据和代表组成所述先前帧的所述多条线的第二条的所述第一部分的像素的值的 数据。
4. 如权利要求3所述的方法，进一步包括在开始接收代表组成所 述下一个帧的像素的值的数据之前，接收同步信号，其中，所述产生和提供包括当接收到所述同步信号时，产生指定起始地址的第二地址信号以 及命令读取的第二控制信号，并且提供所述第二地址信号和所述第二 控制信号，以使得所述帧存储器从第二地址范围读取所述第一数据， 所述第二地址范围包括从所述起始地址开始的存储所述第一数据所需 的第一数量的地址；以及在开始接收代表组成所述下一个帧的所述多条线的所述第一条的 像素的值的数据之后，至少产生指定所述第二地址范围之后的开始地 址的第三地址信号以及命令读取的第三控制信号，并且提供所述第三 地址信号和所述第三控制信号，以使得所述帧存储器从第三地址范围 读取数据，所述第三地址范围包括从所述开始地址开始的存储代表组 成所述多条线的一条的像素的值的数据所需的指定数量的地址。
5. 如权利要求4所述的方法，其中所述产生和提供进一步包括 在开始接收代表组成所述下一个帧的所述多条线的第二条到最后一条的每一条的像素的值的数据之后，至少产生第四地址信号和第四 控制信号，其中，所述第四地址信号指定在开始接收代表组成所述下 一个帧的所述多条线的先前一条的像素的值的数据之后读取的地址范 围之后的第二开始地址，所述第四控制信号命令读取，并且提供所述 第四地址信号和所述第四控制信号，以使得所述帧存储器从第四地址 范围读取数据，所述第四地址范围包括从所述第二开始地址开始的所 述指定数量的地址。
6. 如权利要求3所述的方法，其中所述产生和提供进一步包括 在读取代表组成在所述先前帧之前的帧的所述多条线的最后一条的最后一个像素的值的数据之后，产生指定起始地址的第五地址信号 以及命令读取的第五控制信号，并且提供所述第五地址信号和所述第 五控制信号，以使得所述帧存储器从第五地址范围读取数据，所述第 五地址范围包括从所述起始地址开始的存储所述第一数据所需的第一 数量的地址，以及在开始接收代表组成所述下一个帧的所述多条线的所述第一条的 像素的值的数据之后，至少产生指定所述第五地址范围之后的第三开 始地址的第六地址信号以及命令读取的第六控制信号，并且提供所述 第六地址信号和所述第六控制信号，以使得所述帧存储器从第六地址 范围读取数据，所述第六地址范围包括从所述第三开始地址开始的存 储代表组成所述多条线的一条的像素的值的数据所需的指定数量的地 址。
7. 如权利要求l ij6任意一项所述的方法，进一步包括在开始接收代表组成所述下一个帧的像素的值的数据之前，将从 所述帧存储器读取的所述第一数据存储在FIFO中；以及在开始接收代表组成所述下一个帧的像素的值的数据之后，从所 述FIFO读取所述第一数据。
8. 如权利要求7所述的方法，进一步包括 将从所述FIFO读取的所述第一数据输出到处理电路；以及延迟代表组成所述下一个帧的像素的值的所述数据，以产生延迟 数据，并将所述延迟数据输出到所述处理电路，以使得所述处理电路 开始同时接收所述第一数据和所述延迟数据。
9. 一种存储器控制电路，其产生用于指定要被存取的帧存储器的地址的地址信号以及用于命令从或到所述帧存储器读取或写入的控制信号，所述存储器控制电路包括数据输入端，所述数据输入端按帧的顺序接收代表组成多个所述 帧的每一个的像素的值的数据；数据提供端，所述数据提供端将所述数据提供到所述帧存储器； 地址端，所述地址端将所述地址信号提供到所述帧存储器；以及控制端，所述控制端将所述控制信号提供到所述帧存储器， 其中，所述存储器控制电路产生所述地址和控制信号，并将所述地址和控制信号提供到所述帧存储器，以使得从所述帧存储器读取代表组成先前被写入到所述帧存储器的先前 帧的像素的值的数据，并将代表组成在所述先前帧之后的下一个帧的 像素的值的数据写入到所述帧存储器；以及在所述存储器控制电路开始接收代表组成所述下一个帧的像素的 值的数据之前，从所述帧存储器读取代表组成所述先前帧的所述像素 的一部分的值的第一数据。
10. 如权利要求9所述的存储器控制电路，进一步包括同步端，所述同步端在所述存储器控制电路开始接收代表组成所述下一个帧的像 素的值的所述数据之前，接收同步信号，其中-当接收到所述同步信号时，所述存储器控制电路产生指定起始地 址的第一地址信号以及命令读取的第一控制信号，并且将所述第一地 址信号和所述第一控制信号提供到所述帧存储器，以使得所述帧存储 器从所述起始地址开始的第一地址范围读取所述第一数据。
11. 如权利要求9所述的存储器控制电路，其中 所述多个帧的每一个包括多条线；所述存储器控制电路按所述线的顺序接收代表组成所述多条线的 每一条的像素的值的数据；所述第一数据代表组成所述先前帧的所述多条线的第一条的第一 部分的像素的值；以及所述存储器控制电路产生所述地址和控制信号，并将所述地址和 控制信号提供到所述帧存储器，以使得在所述存储器控制电路接收代 表组成所述下一个帧的所述多条线的第一条的像素的值的数据的时段 期间，读取代表组成所述先前帧的所述多条线的所述第一条的剩余部分的剩余像素的值的数据以及代表组成所述先前帧的所述多条线的第 二条的所述第一部分的像素的值的数据。
12. 如权利要求ll所述的存储器控制电路，进一步包括同步端， 所述同步端在所述存储器控制电路开始接收代表组成所述下一个帧的 像素的值的数据之前，接收同步信号，其中当接收到所述同步信号时，所述存储器控制电路产生指定起始地 址的第二地址信号以及命令读取的第二控制信号，并且提供所述第二 地址信号和所述第二控制信号，以使得所述帧存储器从第二地址范围 读取所述第一数据，所述第二地址范围包括从所述起始地址开始的存 储所述第一数据所需的第一数量的地址；以及在所述存储器控制电路开始接收代表组成所述下一个帧的所述多 条线的所述第一条的像素的值的数据之后，所述存储器控制电路至少 产生指定所述第二地址范围之后的开始地址的第三地址信号以及命令 读取的第三控制信号，并且提供所述第三地址信号和所述第三控制信 号，以使得所述帧存储器从第三地址范围读取数据，所述第三地址范 围包括从所述开始地址开始的存储代表组成所述多条线的一条的像素 的值的数据所需的指定数量的地址。
13. 如权利要求12所述的存储器控制电路，其中 在所述存储器控制电路开始接收代表组成所述下一个帧的所述多条线的第二条到最后一条的每一条的像素的值的数据之后，所述存储 器控制电路至少产生第四地址信号和第四控制信号，其中，所述第四 地址信号指定在所述存储器控制电路开始接收代表组成所述下一个帧 的所述多条线的先前一条的像素的值的数据之后读取的地址范围之后 的第二开始地址，所述第四控制信号命令读取，并且提供所述第四地 址信号和所述第四控制信号，以使得所述帧存储器从第四地址范围读 取数据，所述第四地址范围包括从所述第二开始地址开始的所述指定 数量的地址。
14. 如权利要求ll所述的存储器控制电路，其中 在从所述帧存储器读取代表组成在所述先前帧之前的帧的所述多条线的最后一条的最后一个像素的值的数据之后，所述存储器控制电 路产生指定起始地址的第五地址信号以及命令读取的第五控制信号， 并且提供所述第五地址信号和所述第五控制信号，以使得所述帧存储 器从第五地址范围读取数据，所述第五地址范围包括从所述起始地址 开始的存储所述第一数据所需的第一数量的地址；以及在所述存储器控制电路开始接收代表组成所述下一个帧的所述多 条线的所述第一条的像素的值的数据之后，所述存储器控制电路至少 产生指定所述第五地址范围之后的第三开始地址的第六地址信号以及 命令读取的第六控制信号，并且提供所述第六地址信号和所述第六控 制信号，以使得所述帧存储器从第六地址范围读取数据，所述第六地 址范围包括从所述第三开始地址开始的存储代表组成所述多条线的一 条的像素的值的数据所需的指定数量的地址。
15. 如权利要求9到14任何一项所述的存储器控制电路，进一步包 括FIFO，其中，在所述存储器控制电路开始接收代表组成所述下一个 帧的像素的值的数据之前，所述存储器控制电路将从所述帧存储器读 取的所述第一数据存储在所述FIFO中，并且在所述存储器控制电路开 始接收代表组成所述下一个帧的像素的值的数据之后，从所述FIFO读 取所述第一数据。
16. —种图像处理装置，包括 帧存储器；存储器控制电路，所述存储器控制电路产生用于指定要被存取的 所述帧存储器的地址的地址信号以及用于命令从或到所述帧存储器读 取或写入的控制信号，所述存储器控制电路包括-数据输入端，所述数据输入端按帧的顺序接收代表组成多个所述 帧的每一个的像素的值的数据，以及数据提供端，所述数据提供端将 所述数据提供到所述帧存储器；以及地址端，所述地址端将所述地址信号提供到所述帧存储器，以及 控制端，所述控制端将所述控制信号提供到所述帧存储器；以及 图像处理电路， 其中-所述存储器控制电路产生所述地址和控制信号并将所述地址和控 制信号提供到所述帧存储器，以使得从所述帧存储器读取代表组成先 前被写入到所述帧存储器的先前帧的像素的值的数据，并将代表组成所述先前帧之后的下一个帧的像素的值的数据写入到所述帧存储器；所述图像处理电路接收从所述帧存储器读取的代表组成所述下一 个帧的像素的值的数据和代表组成所述先前帧的像素的值的数据，并 使用两个所述数据来执行处理；以及所述存储器控制电路进一步产生所述地址和控制信号并将所述地 址和控制信号提供到所述帧存储器，以使得在所述存储器控制电路开 始接收代表组成所述下一个帧的像素的值的数据之前，从所述帧存储 器读取代表组成所述先前帧的所述像素的一部分的值的第一数据。
17. 如权利要求16所述的图像处理装置，其中 所述存储器控制电路进一步包括同步端，所述同步端在所述存储器控制电路开始接收代表组成所述下一个帧的像素的值的所述数据之 前，接收同步信号；以及当接收到所述同步信号时，所述存储器控制电路产生指定起始地 址的第一地址信号以及命令读取的第一控制信号，并且将所述第一地 址信号和所述第一命令信号提供到所述帧存储器，以使得所述帧存储 器从所述起始地址开始的第一地址范围读取所述第一数据。
18. 如权利要求16所述的图像处理装置，其中-所述多个帧的每一个包括多条线；所述存储器控制电路按所述线的顺序接收代表组成所述多条线的 每一条的像素的值的数据；所述第一数据代表组成所述先前帧的所述多条线的第一条的第一部分的像素的值；以及所述存储器控制电路产生所述地址和控制信号，并将所述地址和 控制信号提供到所述帧存储器，以使得在所述存储器控制电路接收代 表组成所述下一个帧的所述多条线的第一条的像素的值的数据的时段 期间，读取代表组成所述先前帧的所述多条线的所述第一条的剩余部 分的剩余像素的值的数据以及代表组成所述先前帧的所述多条线的第 二条的所述第一部分的像素的值的数据。
19. 如权利要求18所述的图像处理装置，其中所述存储器控制电路进一步包括同步端，所述同步端在所述存储 器控制电路开始接收代表组成所述下一个帧的像素的值的数据之前， 接收同步信号；当接收到所述同步信号时，所述存储器控制电路产生指定起始地 址的第二地址信号以及命令读取的第二控制信号，并且提供所述第二 地址信号和所述第二控制信号，以使得所述帧存储器从第二地址范围 读取所述第一数据，所述第二地址范围包括从所述起始地址开始的存储所述第一数据所需的第一数量的地址；以及在所述存储器控制电路开始接收代表组成所述下一个帧的所述多 条线的所述第一条的像素的值的数据之后，所述存储器控制电路至少 产生指定所述第二地址范围之后的开始地址的第三地址信号以及命令 读取的第三控制信号，并且提供所述第三地址信号和所述第三控制信 号，以使得所述帧存储器从第三地址范围读取数据，所述第三地址范 围包括从所述开始地址开始的存储代表组成所述多条线的一条的像素 的值的数据所需的指定数量的地址。
20. 如权利要求16到19任何一项所述的图像处理装置，其中 所述存储器控制电路进一步包括FIFO;以及在所述存储器控制电路开始接收代表组成所述下一个帧的像素的 值的数据之前，所述存储器控制电路将从所述帧存储器读取的所述第一数据存储在所述FIFO中，并且在所述存储器控制电路开始接收代表组成所述下一个帧的像素的值的数据之后，从所述FIFO读取所述第一 数据。
21.如权利要求20所述的图像处理装置，进一步包括延迟电路， 所述延迟电路延迟代表组成所述下一个帧的像素的值的所述数据，以 产生延迟数据，其中所述图像处理电路开始同时接收所述延迟数据和 从所述FIFO读取的所述第一数据。
全文摘要
各种示例性实施例提供了控制帧存储器的方法、存储器控制电路、和包括存储器控制电路的图像处理装置。以帧的顺序接收代表组成多个帧的每一个的像素的值的数据，并且从帧存储器读取代表组成先前帧的像素的值的数据，并将代表组成下一个帧的像素的值的数据写入到帧存储器。通过在开始接收代表组成下一个帧的像素的值的数据之前，从帧存储器读取代表组成先前帧的像素的一部分的值的第一数据，能够缩短在开始输出代表先前帧的像素的值的数据之前的延迟时间。
文档编号G09G5/36GK101488337SQ20091000545
公开日2009年7月22日 申请日期2009年1月19日 优先权日2008年1月18日
发明者佐藤慎佑 申请人:川崎微电子股份有限公司