使用嵌入时钟信号的单一水平信号的传递的显示装置驱动系统的制作方法

专利名称：使用嵌入时钟信号的单一水平信号的传递的显示装置驱动系统的制作方法
技术领域：
本发明涉及一种显示装置驱动系统，尤其涉及使用具嵌入时钟信号的单一水平信 号技术的显示装置驱动系统，包括时序控制部分，配置以在数据信号之间嵌入相同水平的 时钟信号，并将信号输送至面板驱动部分，以及面板驱动部分，配置以从输送的数据信号中 复原嵌入时钟信号，使用时钟串行间隔期间稳定的时钟信号采样数据并输出影像数据，从 而最大化数据传输速度，最小化输送的信号的水平和嵌入时钟信号的频率，而且将阻抗失 配和电磁干扰(EMI)抑制至最小。
背景技术：
最近，随着数字家电市场的增长以及个人电脑和便携式通讯终端机的广泛应用增 加，作为家电和通讯终端机的最终输出装置的显示装置需要重量轻且耗能少。满足这些需 求的技术不断地在本领域中提出。因此，已发展替代传统CRT (阴极射线管)的平板显示装 置，如LCD (液晶显示器)、PDP (等离子显示面板)以及OLED (有机电致发光显示器)并逐 步广泛应用。每一个平板显示装置都包括时序控制器，处理影像数据并产生时序控制信号，以 便驱动用于显示接收的影像数据的面板，以及列驱动部分和行驱动部分，使用影像数据和 从时序控制器所传送的时序控制信号来驱动面板。特别是，近来需求具有大屏幕尺寸和高分辨率的显示装置，需要从时序控制器于 高速下输送数据至列驱动部分的技术。在这个方面，当高速输送数据时由于电磁波会导致 电磁干扰(EMI)，从而输送的信号的水平已明显降低。在这些情况下，已大量使用能够减少电磁干扰(EMI)和高速输送数据的差分信号 传输方案，如微LVDS (微低压差分信号)和RSDS (小幅度摆动差分信号)。图1为说明传统LVDS中数据差分信号和时钟差分信号传输的示意图，以及图2为 说明在传统RSDS中数据差分信号和时钟差分信号传输的示意图。参考图1和图2，近来使用的微LVDS或RSDS具有至少一个数据差分信号线，连接 至时序控制器10，以便支持所需频宽，以及独立的时钟差分信号线，配置以输出与数据差分 信号同步的时钟差分信号，并采用多点方案，其中各个列驱动部分20共享数据差分信号线 和时钟差分信号线。多点方案的优点在于时序控制器10的使用与视分辨率而定的输出数目无关，即 是，列驱动部分20的数目，遭遇的问题是反射波导致信号失真，而且由于施加至各个列驱 动部分20的数据差分信号和时钟差分信号所在点上的阻抗失配增加电磁干扰(EMI)，并且 由于施加至时钟差分信号上的大负载限制了运转速度。为了克服多点方案中所导致的问题，PPDS(点对点差分信号)，其中数据差分信号 单独地供应至各个列驱动部分并且时钟差分信号藉由列驱动部分而共享，此内容已在现有 技术中公开。
图3为说明传统PPDS中通过独立的数据信号线数据差分信号传输的示意图，以及 图4为说明在另一种传统PPDS中时钟差分信号链状传输的示意图。参考图3，在PPDS中，独立数据线在时序控制器10和每个列驱动部分20之间形 成，从而数据差分信号单独地供应至各个列驱动部分20。因此，阻抗失配，电磁干扰(EMI) 和时钟差分信号的超负载在多点方案中出现的问题在此可得到克服。在PPDS中，时钟差分信号应在高速下输送。在这个方面，因为图3中所示的PPDS 配置以共享时钟差分信号，当施加至时钟差分信号的负载大量的时候限制了运转速度。因 此，如图4中所示，使用信号输送方案，其中时钟差分信号以链状供应至各个列驱动部分 20。在此情况下，导致的问题是由于列驱动部分20之间所发生的时钟延迟而无法适当地执 行数据的采样。此外，随着显示装置趋向大屏幕尺寸和高分辨率，列驱动部分的数目因此增加， PPDS方案遭遇的问题是数据和时钟信号线的数目以相同比率增加，所有信号线的连接很复 杂，而导致高制造成本。图5为说明传统先进内部面板接口(AiPi)。参考图5，近来已提出的AiPi中，数据和时钟信号利用多水平来区分，并且在其间 嵌入时钟信号的数据差分信号从时序控制器通过独立的各个信号线发送至列驱动部分。因 此，信号线的数目可显著减少，并减少了电磁干扰(EMI)。又，尽管信号线数目减少，由于面 板的运转速度和分辨率都提高，从而可解决在高速下输送信号时数据和时钟信号之间出现 的歪斜或颤动所导致的问题。因此，如上所述，在如传统微LVDS和RSDS用于在高速下从时序控制器传送数据至 列驱动部分的多点方案中，所导致的问题是用于传送时钟差分信号的信号线发生阻抗失配 和超负载。在传统PPDS中，数据差分信号和时钟差分信号独立地供应至各个列驱动部分， 从而克服了多点方案中所导致的问题，随着显示装置趋向大屏幕尺寸和高分辨率，信号线 的数目与多点方案相较之下增加，藉以用于连接时序控制器和列驱动部分的信号线的复杂 程度增加，并导致大量的成本。此外，在近期所提出的AiPi传输方案中，通过在数据之间嵌入时钟信号而输送信 号，以减少信号线的数目并防止数据和时钟信号之间歪斜的发生，由于输送嵌入时钟信号 以通过具有高于或低于数据信号水平而构成多水平信号，导致的问题是无法最小化输送的 信号水平，而且难以减少电磁干扰(EMI)。结果，本领域中极度需求在时序控制器和列驱动部分之间用于在高速下输送数 据的接口，可减少用于输送数据差分信号和时钟差分信号的信号线数目，最小化电磁干扰 (EMI)，并防止信号线之间的歪斜和颤动的发生。

发明内容
因此，本发明为了解决现有技术中所出现的问题，本发明的一个目的是提供一种 使用具有嵌入时钟信号的单一水平信号技术的显示装置驱动系统，其中，相同水平的时钟 信号在时序控制部分中嵌入数据信号之间，并通过独立的数据信号线以单一水平信号的形 式输送至每个面板驱动部分，然后时钟信号在面板驱动部分中得以复原，数据得以采样，且 影像数据得以输出至面板，从而数据传输速度可最大化，并且输送的信号水平和嵌入时钟5信号的频率可最小化。本发明的另一个目的是提供一种使用具有嵌入时钟信号的单一水平信号技术的 显示装置驱动系统，可最小化由于传统技术中数据和时钟信号的多点式信号传输所导致的 阻抗失配和EMI (电磁干扰)，减少信号线数目、并防止信号之间歪斜和颤动的发生。为了获得这些目的和其它优点，依据本发明的一个特点，提供有一种显示装置驱 动系统，包括时序控制部分，具有LVDS接收单元，用于接收数据信号、数据处理单元，用于 暂时储存所述数据信号，处理所述数据信号并输出所处理的数据信号，时序产生单元，用于 产生时钟信号和时序控制信号、以及传输单元，用于输送所述数据信号；以及面板驱动部 分，具有行驱动单元，用于向一显示面板连续发送栅极信号、和列驱动单元，用于从该传输 单元接收通过信号线所输送的所述信号，并将所述所接收的信号供应至该显示面板，其中， 在该时序控制部分中，该传输单元具有驱动部分，在该相同水平的所述数据信号之间嵌入 所述时钟信号，并产生和输出单一水平传输数据。依据本发明的另一特点，列驱动单元包括时钟复原电路，其复原在所述数据信号 之间嵌入并具有传输速度低于所述数据信号的该时钟信号，并产生用于采样数据的该接收 的时钟信号，以及接收部分，用于采样和输出包括在该接收的时钟信号的转变时间(上升 沿或下降沿)处的该传输数据中的控制数据和影像数据信号。


图1为说明传统LVDS中数据差分信号和时钟差分信号传输的图式；图2为说明传统RSDS中数据差分信号和时钟差分信号传输的图式；图3为说明在另一种传统PPDS中通过独立数据信号线数据差分信号传输的图 式；图4为说明在传统PPDS中时钟差分信号链状传输的图式；图5为说明传统AiPi的图式；图6为说明依据本发明中使用具嵌入时钟信号的单一水平信号的显示装置驱动 系统的配置图式；图7为说明依据本发明通过单一信号线所传输由单一水平时钟信号和数据信号 所构成的数据状态的示意图；图8为显示依据本发明在时钟串行间隔期间数据信号之间嵌入时钟信号的单一 水平信号的示例图式；图9为显示依据本发明在数据传输间隔期间数据信号之间嵌入时钟信号的单一 水平信号的示例图式；图10为显示依据本发明在数据传输间隔期间数据信号之间嵌入时钟信号的单一 水平信号的另一示例图式；图11为显示依据本发明在数据信号之间嵌入时钟信号的单一水平信号协议的示 例图式；图12为显示依据本发明在数据信号之间嵌入时钟信号的单一水平信号协议的另 一示例图式；图13为说明依据本发明时序控制部分配置的图式；
图14为说明依据本发明另一时序控制部分配置的图式；图15为说明依据本发明面板驱动部分配置的图式；图16为说明依据本发明又一面板驱动部分配置的图式；图17为说明依据本发明再一面板驱动部分配置的图式；图18为说明依据本发明另一面板驱动部分配置的图式；以及图19至图22为显示依据本发明使用单一水平信号协议数据复原的时序图。
具体实施例方式现在参考图式更加详细地描述本发明的实施例。在任何可能的情况下，贯穿附图 使用相同的附图标记代表相同或相似的部分。图6为说明依据本发明中使用具嵌入时钟信号的单一水平信号技术的显示装置 驱动系统的配置图式，以及图7为说明依据本发明通过单一信号线所传输由单一水平时钟 信号和数据信号所构成的数据状态的示意图。参考图6和图7，依据本发明实施例，使用具嵌入时钟信号的单一水平信号技术的 显示装置驱动系统，包括时序控制部分100，配置以接收LVDS数据信号、在数据信号之间嵌 入每一时钟信号，以这样方式而具有相同水平并输送单一水平的传输数据、以及面板驱动 部分200，配置以接收传输数据、使用时钟串行间隔期间所复原经接收的时钟信号来区别时 钟信号和数据信号、采样数据并输送信号至显示面板300。面板驱动部分200由依次发送栅极信号G1至&至显示面板300的行驱动单元210 和供应要被显示的源极信号S1至Sn的列驱动单元220所构成。时序控制部分100经由一个信号线仅输送CED(时钟嵌入数据)信号作为差分对 至面板驱动部分200的每一列驱动单元220，其中数据信号之间在相同水平下嵌入时钟信号。在输送数据之前，时序控制部分100输送传输数据(CED信号)，其仅包括启动时钟 串行的时钟信号，此后，输送通知时钟信号稳定的信号LOCKtl至面板驱动部分200。当自时 序控制部分100输入的LOCK信号或其它列驱动单元220处于“H”状态(逻辑高状态)之 后，面板驱动部分200的列驱动单元220复原接收的时钟信号以用于采样数据，从而响应在 时钟串行间隔期间所输送的CED信号。若接收的时钟信号稳定，LOCK信号LOCK1至LOCKn 以“H”状态输出。也就是说，当通知时钟信号稳定的LOCK信号LOCKtl从时序控制部分100 以“H”状态输入之后，如果接收的时钟信号稳定，列驱动单元220依次将LOCK信号LOCK1至 LOCV1以“H”状态输出至下一个列驱动单元220。时序控制部分200，其最终从面板驱动部分200以具有“H”状态的信号LOCKn输 入，结束时钟串行并开始传送具嵌入时钟信号的数据信号。如果传输数据时信号LOCKn变 为“L”状态(逻辑低状态)，则时序控制部分100立即开始时钟串行并持续时钟串行直到信 号LOCKn变为“H”状态。又，当信号LOCKn变为“H”状态之后，时序控制部分100可中断数 据传输并开始作为时机需求的时钟串行。图8为显示依据本发明在时钟串行间隔期间数据信号之间嵌入时钟信号的单一 水平信号的示例图式；图9和图10为显示依据本发明在数据传输间隔期间数据信号之间嵌 入时钟信号的单一水平CED信号的示例图式；并且图11和图12为显示依据本发明在数据信号之间嵌入时钟信号的单一水平CED信号协议的示例图式。参考图8和图9，传输数据藉由在数据信号之间插入相同水平的时钟信号和在数 据信号与时钟信号之间插入一虚拟信号所构成，以便代表该插入的时钟信号的转变时间的 上升沿，如同信号传输方案可用于时序控制部分100和列驱动单元220之间的接口中。在 此时，为了电路的简单设计，可增加虚拟信号和时钟信号的宽度，如图10中所示。由于数据信号之间所嵌入的时钟信号的频率明显低于数据信号的频率，因此通过 应用时钟复原电路233，其使用延迟闭锁回路(DLL)或锁相回路(PLL)，面板驱动部分200 产生用于采样数据的时钟信号。列驱动单元220无法在信号传输方案中从数据信号中区别时钟信号和虚拟信号， 在信号传输方案中插入虚拟信号以代表时钟信号的上升沿。因此，提供在时序控制部分100 中的传输单元140在初始传输阶段中的时钟串行间隔期间输送时钟串行信号，如图11和图 12所示。因此，面板驱动部分200中提供的每一个列驱动单元220使用时钟串行信号通过 时钟复原电路233产生接收的时钟信号。接收的时钟信号可构成为具有传输率低于数据传 输率的多相时钟信号或具有与数据相同频率的多相时钟信号。列驱动单元220的接收部分230在时钟串行间隔之后采样输送的数据，在时钟串 行间隔期间使用稳定所接收的时钟信号。换言之，在时钟串行间隔之后输送的第一数据中， 如果时钟信号之后所输送的第一位的值为“0”，则识别第一数据为控制数据，而识别影像数 据系从第二数据所输入。因为对应位置的值在时钟串行间隔期间总是“1”，接收部分230可 识别时钟串行间隔没有结束。面板驱动部分200供应有时序控制部分100所产生的源极输出使能信号S0E、栅极 启动脉冲信号GSP、栅极输出使能信号GOE和栅极启动时钟信号GSC，而列驱动单元220复 原数据信号DATA和代表影像数据的时钟信号CLK，并在显示面板300的线上显示数据信号， 该显示面板300的线通过栅极启动脉冲信号GSP来选择，以响应源极输出使能信号S0E。列驱动单元220通过时钟串行信号从所输送的传输数据中复原所接收的时钟信 号作为时序控制部分100中的单一水平信号，并输出各自的数据信号。由于这个事实，不但 可减少用于从时序控制部分100至列驱动单元220输送数据的信号线数目，而且还可减少 电磁干扰(EMI)。图13为说明依据本发明时序控制部分配置的图式，以及图14为说明依据本发明 另一时序控制部分配置的图式。参考图13和图14，时序控制部分100包括LVDS接收单元110，其接收用于显示作 为影像数据的LVDS数据，数据处理单元120，其暂时储存，处理和输出所接收的LVDS数据， 时序产生单元130，其产生传输时钟信号以及各种时序控制信号，以及传输单元140，其输 入从数据处理单元120所输出的数据信号和从时序产生单元130所输出的传输时钟信号， 并输送在相同信号水平下的数据信号之间所嵌入的传输时钟信号的传输数据。传输单元140包括解多任务器(DEMUX) 141，其接收数据处理单元120所处理的 LVDS数据信号并划分和输出数据以便输送至各个列驱动单元220，并-串转换部分142，其 转换解多任务器141所输出的传输数据，以及驱动部分143，其接收时序产生单元130中所 产生的时钟信号，并将具有相同水平的数据信号之间所嵌入的时钟信号的输送数据CED输送至各个列驱动单元220。时序控制部分100将包括在并-串转换部分142中变为串行的 数据信号的输送数据输送至多个面板驱动部分200中的任意一个。每个输送数据CED为数据信号之间嵌入时钟信号的信号。数据信号的水平视1位 数据的值而定来选择，而所嵌入的时钟信号的水平以数据信号水平相同的方式视1位数据 的值而定来选择。因此，时序控制部分100所输送的每一个输送数据都包括数据信号之间所嵌入的 时钟信号，并且所嵌入的时钟信号水平与数据信号水平相同。如图13中所示，在时序控制部分100的第一实施例中，时序产生单元130中所产 生的源极输出使能信号S0E、栅极启动脉冲信号GSP、栅极输出使能信号GOE和栅极启动 时钟信号GSC输送至面板驱动部分200的行驱动单元210，以将栅极信号施加至显示面板 300，而时序产生单元130中所产生的时钟信号CLK随着LVDS接收单元110所接收的数据信 号输送至传输单元140，以变为与数据信号相同水平所嵌入的时钟信号的传输数据CED(= CLK+DATA)，该传输数据CED( = CLK+DATA)进而输送至面板驱动部分200的列驱动单元 220。此外，如图14中所示，在时序控制部分100的第二实施例中，仅在时序产生单元 130中所产生的栅极启动脉冲信号GSP、栅极输出使能信号GOE和栅极启动时钟信号GSC输 送至面板驱动部分200的行驱动单元210，并且用于时序产生单元130中所产生的控制信号 的时序信息，即是，作为控制数据的源极输出使能信号S0E，包括在数据信号DATA的控制数 据中，从而源极输出使能信号S0E、时钟信号CLK和数据信号DATA构成具有在相同水平下所 嵌入的时钟信号的输送数据S0E+CED( = S0E+CLK+DATA)并输送至列驱动单元220。在此情 况下，连接应当形成，从而将时序产生单元130中所使用的源极输出使能信号SOE的时序信 息输送至数据处理单元120。因此，从时序控制部分100输送至列驱动单元220的数据可仅包括时钟信号CLK 和在显示面板300上所显示的影像数据DATA，或可包括时钟信号CLK、影像数据DATA和作 为用于控制列驱动单元220的独立控制信号的源极输出使能信号S0E。图15至图18为说明依据本发明面板驱动部分配置的图式。图15和图17为说明 源极输出使能信号SOE和传输数据CED独立地从时序控制部分100输送的状态，而图16和 图18为说明源极输出使能信号SOE和传输数据CED —起从时序控制部分100输送的状态。参考图15和图16，面板驱动部分200具体而言是指定列驱动单元220用于将影像 数据输送至显示面板300。列驱动单元220包括接收部分230，其接收传输数据，在时钟串 行信号期间依据所接收的时钟信号采样所接收的信号并输出数据，移位缓存器M0，其依次 移位并输出移位启动脉冲，数据锁存器250，其依次储存然后并列输出自接收部分230所输 出的数据以响应自移位缓存器240所输出的信号，以及DAC (数模转换器)260，其转换然后 输出自数据锁存器250所输出的数字信号。接收部分230包括采样器231，其从CED信号采样数据信号DATA，该CED信号是从 时序控制部分100通过信号线输送并输出因而产生的信号，数据遮蔽电路232，其遮蔽CED 信号的数据部分，并输送CED信号至时钟复原电路233，该时钟复原电路233从遮蔽的数据 中提取所嵌入的时钟信号，并产生用于采样数据信号的所接收的时钟信号，以及串-并转 换部分234，其将利用采样器231所采样的数据转换为并列数据。
移位缓存器M0，依次移位并输出输入其中的启动脉冲。数据锁存器250，依次储 存然后并列输出由串-并转换部分234所转换的数据信号，以响应移位缓存器MO的输出 信号。DAC 260将数据锁存器250所输出的信号转换为模拟信号Yl、Y2至YN，并将转换后 的信号供应至显示面板300。参考图17和图18，接收部分230可包括采样器231，其接收通过信号线从时序控 制部分100所输送的传输数据，并采样数据信号DATA，时钟复原电路233，其产生从所接收 的传输数据的时钟信号中用于采样数据信号所接收的时钟信号，频率检测电路235，其检测 所接收的传输数据的频率，以在时钟复原电路233中使用复原时钟信号中的该频率，以及 串-并转换部分234，其将采样器231所采样的数据转换为并列数据。图19至图22为显示本发明中使用协议的数据复原的时序图。参考图19和图20，接收部分230在时钟串行间隔期间复原具有与CED信号相同频 率的多相时钟信号，并使用以此方式复原的各个多相时钟信号来采样数据。因此，在时钟串行间隔期间，具有与所输入的CED信号相同相位和频率的所输入 的时钟信号CKtl与CED信号的上升沿同步复原，产生与所接收到的时钟信号CKtl频率相同而 仅相位不同的多个所接收的时钟信号Ck1至CKN。如果时钟串行间隔之后紧接着输送的CED信号的第一数据的时钟信号的第一位 值为“0”，则识别数据为用于控制列驱动单元220的控制数据，并且识别影像数据由第二数 据所输入。因此，各个控制数据或影像数据的值在时钟串行间隔期间复原的所接收的时钟 信号CKtl至CKn的上升沿处采样，并输出至显示面板300。因此，各个数据的序列可根据由具有哪些相位的所接收的时钟信号采样的数据的 事实来区分。参考图21和图22，在接收部分230中，具有高于时钟串行间隔期间所输入的时钟 信号频率的时钟信号得以复原，具有与时钟信号相同频率但不同相位的多个多相时钟信号 得以复原，然后在其中使用至少一个时钟信号来采样数据。因此，与在时钟串行间隔期间所输入的数据信号的上升沿同步并具有与数据信号 相较频率较高和相位相同的所接收的时钟信号CKtl得以复原，而产生与接收的时钟信号CKtl 相同频率而不同相位的多个接收的时钟信号CK9(1、CK180和CK2TO。当在时钟串行间隔期间所复原的所接收的时钟信号CKtl至CK27tl转变时，各个控制 数据或影像数据的值在上升沿或下降沿处采样，并输出至显示面板300。在此情况下，为了 了解各个数据的序列，需要一计算用于采样数据所接收的时钟信号的独立计数回路。如上所述，在本发明中，不同于传统的多水平信号传输方案中，数据信号水平和其 间所嵌入的时钟信号彼此不同的情况，产生数据信号和其间所嵌入的时钟信号以具有相同 水平，从而使用单一水平信号。结果，可最小化所输送的信号水平，可事先藉由使用时钟串 行信号来产生所接收的时钟信号，并且所接收的时钟信号的频率可明显小于实际输送的数 据频率。结果，与传统多水平信号传输方案相比，可显著减少信号的水平，并因此，可减少 整个显示装置驱动系统的电磁干扰(EMI)。又，与数据信号和时钟信号彼此分离的情况相 比，信号线数目可明显减少，并可防止歪斜或颤动的发生，藉以可确保显示装置驱动系统在 高速下的稳定运转。
从上述说明中明显可知，本发明的优点在于，由于产生的数据信号和其间所嵌入 的时钟信号具有相同水平，从而使用单一水平信号，可最小化要输送和复原的信号水平，并 且使用时钟串行信号可稳定所复原的接收的时钟信号，藉以所输送的信号水平和所嵌入的 时钟信号的频率可明显下降，从而可显著减少整个显示装置驱动系统的电磁干扰(EMI)。又，本发明的优点在于当数据信号和时钟信号分离时，可防止歪斜和颤动出现，藉 以可确保即使在高速下运转的稳定。尽管本发明的最佳实施例已经作为示例目的描述，熟悉本领域的技术人员可以明 白在不脱离本发明范围和精神的前提下，如权利要求所要保护的内容，可以对本发明作出 各种修改，添加和替换。
权利要求
1.一种显示装置驱动系统，包括时序控制部分，具有低压差分信号(LVDQ接收单元，用于接收多个数据信号，数据处 理单元，用于暂时储存所述数据信号，处理所述数据信号并输出所处理的数据信号，时序产 生单元，用于产生时钟信号和时序控制信号，以及传输单元，用于输送所述数据信号；以及 面板驱动部分，具有行驱动单元，用于向显示面板连续发送栅极信号、和列驱动单元，用于 从所述传输单元接收通过信号线所输送的所述信号，并将所述所接收的信号供应至所述显 示面板，其特征在于，在所述时序控制部分中，所述传输单元具有驱动部分，在相同水平的 所述数据信号之间嵌入所述时钟信号，并产生和输出单一水平传输数据。
2.如权利要求1所述的显示装置驱动系统，其特征在于，在所述传输数据中，所述数据 信号之间所嵌入的所述时钟信号的水平与所述数据信号的水平相同。
3.如权利要求2所述的显示装置驱动系统，其特征在于，所述时序控制部分在数据信 号和时钟信号之间插入虚拟信号，以便代表所述数据信号之间所嵌入的所述时钟信号的上 升沿。
4.如权利要求3所述的显示装置驱动系统，其特征在于，所述虚拟信号和所述时钟信 号的宽度可改变。
5.如权利要求3所述的显示装置驱动系统，其特征在于，当所述时钟信号和包括在所 述时序产生单元中所产生的源极输出使能信号的控制信号嵌入在所述相同水平的所述数 据信号中的情况下，所述传输数据输送至所述列驱动单元。
6.如权利要求1所述的显示装置驱动系统，其特征在于，在输送所述数据之前输送仅 由时钟信号所构成的传输数据时，所述时序控制部分配置以输送通知所述时钟信号稳定的 LOCK信号至所述列驱动单元。
7.如权利要求6所述的显示装置驱动系统，其中在通知所述时钟信号稳定的“H”状态 的所述LOCK信号LOCKtl从所述时序控制部分输入之后，当接收的时钟信号稳定时，每一个 列驱动单元输出“H”状态的另一 LOCK信号LOCK1至LOOV1至下一个列驱动单元，最后的列 驱动单元输出“H”状态的LOCKn信号至所述时序控制部分，其上，所述时序控制部分配置以 结束时钟串行并启动具有所述时钟信号嵌入其间的所述数据信号的输送。
8.如权利要求7所述的显示装置驱动系统，其特征在于，当所述LOCK1Jf号在输送所述 数据而变为“L”状态时，所述时序控制部分配置以执行所述时钟串行直到所述LOCKn信号 变为所述“H”状态。
9.如权利要求1至8任一项所述的显示装置驱动系统，其特征在于，所述列驱动单元包 括时钟复原电路，其复原在所述数据信号之间嵌入并具有传输速度低于所述数据信号的所 述时钟信号，并产生用于采样数据的所述所接收的时钟信号，以及接收部分，用于采样和输 出包括在所述接收的时钟信号的转变时间(上升沿或下降沿)处的所述传输数据中的控制 数据和影像数据信号。
10.如权利要求9所述的显示装置驱动系统，其特征在于，所述列驱动单元进一步包括 频率检测电路，其检测所述传输数据的频率并当在所述时钟复原电路中复原所述时钟信号 时，使用所述检测的频率。
11.如权利要求9所述的显示装置驱动系统，其特征在于，配置所述时钟复原电路使用 锁相回路。
12.如权利要求9所述的显示装置驱动系统，其特征在于，配置所述时钟复原电路使用 延迟闭锁回路。
13.如权利要求9所述的显示装置驱动系统，其特征在于，所述时钟复原电路使用由所 述传输单元所输送的时钟串行信号来产生所述接收的时钟信号。
14.如权利要求13所述的显示装置驱动系统，其特征在于，所述接收的时钟信号包括 多相时钟信号，具有与所述数据相同的频率。
15.如权利要求14所述的显示装置驱动系统，其特征在于，通过使用在所述时钟串行 间隔期间稳定的所述接收的时钟信号，如果在所述时钟信号之后所输送的第一位值为“0”， 则所述接收部分识别在所述时钟串行间隔之后所输送的第一数据为控制数据，并且识别影 像数据从第二数据输入，从而当区分接收的信号时，可采样所述数据。
16.如权利要求14所述的显示装置驱动系统，其特征在于，所述接收部分与所述信号 的上升沿同步，复原与在所述时钟串行间隔期间所输入的信号具有相同的相位和频率的所 接收的时钟信号CKtl,并产生与所述接收的时钟信号CKtl频率相同而仅相位不同的多个接收 的时钟信号CK1至CKn。
17.如权利要求13所述的显示装置驱动系统，其特征在于，所述接收的时钟信号包括 多相时钟信号，其具有传输率低于所述数据的传输率。
18.如权利要求17所述的显示装置驱动系统，其特征在于，所述接收部分与所述信号 的上升沿同步，复原与在时钟串行间隔期间所输入的信号具有较高频率和相同相位的所接 收的时钟信号CKtl,并产生与所述接收的时钟信号CKtl频率相同而仅相位不同的多个接收的 时钟信号 CK9Q、CK180 和 CK270。
19.如权利要求17所述的显示装置驱动系统，其特征在于，为了了解使用所述接收的 时钟信号而采样的所述数据的序列，所述接收部分进一步包括计数回路，用于计算采样所 述数据所用的所述接收的时钟信号。
全文摘要
一种显示装置驱动系统，包括时序控制部分，具有低电压差分信号(LVDS)接收单元，用于接收数据信号，数据处理单元，用于暂时储存所述数据信号，处理所述数据信号并输出所处理的数据信号，时序产生单元，用于产生时钟信号和时序控制信号，以及传输单元，用于输送所述数据信号；以及面板驱动部分，具有行驱动单元，用于向显示面板连续发送栅极信号，和列驱动单元，用于从该传输单元接收通过信号线所输送的所述信号，并将所述接收的信号供应至该显示面板。在该时序控制部分中，该传输单元具有驱动部分，在该相同水平的所述数据信号之间嵌入所述时钟信号，并产生和输出单一水平传输数据。
文档编号G09G3/20GK102057417SQ200980121476
公开日2011年5月11日 申请日期2009年10月7日 优先权日2008年10月20日
发明者全炫奎, 文龙焕 申请人:硅工厂股份有限公司