基于igzo制程的栅极驱动电路的制作方法

基于igzo制程的栅极驱动电路的制作方法
【专利摘要】本发明提供一种基于IGZO制程的栅极驱动电路，包括：级联的多个GOA单元，第N级GOA单元包括：一上拉控制电路(100)、一上拉电路(200)、一下传电路(300)、一下拉电路(400)、一下拉保持电路(500)、一上升电路(600)，并引入了第一负电位(VSS1)、第二负电位(VSS2)与第三负电位VSS3，该三个负电位依次降低，分别对输出端(G(N))，第一节点(Q(N))、第二节点(P(N))，驱动信号端(ST(N))做下拉处理，有效防止了电路特殊TFT漏电的问题。该基于IGZO制程的栅极驱动电路中的TFT开关的导通沟道为氧化物半导体导通沟道。
【专利说明】基于IGZO制程的栅极驱动电路

【技术领域】
[0001] 本发明涉及液晶显示领域，尤其涉及一种基于IGZ0制程的栅极驱动电路。

【背景技术】
[0002] GOA (Gate Drive On Array)，是利用薄膜晶体管液晶显示器Array制程将栅极驱 动器制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。
[0003] G0A电路主要由上拉电路（Pull-up part)、上拉控制电路（Pull-up control part)、下传电路（Transfer part)、下拉电路（Pull-down part)、下拉保持电路（Pull-down Holding part)、以及负责电位抬升的上升电路（Boost part)组成。
[0004] 上拉电路主要负责将输入的时钟信号（Clock)输出至薄膜晶体管（thin film transistor，TFT)的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制上拉电路 的打开，一般是由上级G0A电路传递来的信号作用。下拉电路负责在输出扫描信号后，快速 地将扫描信号（亦即薄膜晶体管的栅极的电位）拉低为低电平。下拉保持电路则负责将扫 描信号和上拉电路的信号（亦即施加于Q点的信号）保持在关闭状态（即设定的负电位）， 通常有两个下拉保持电路交替作用。上升电路则负责Q点电位的二次抬升，这样确保上拉 电路的G(N)正常输出。
[0005] IGZO (indium gallium zinc oxide)是一种含有铟、镓和锌的非晶氧化物，载流子 迁移率是非晶硅的20?30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响 应速度，实现更快的刷新率，同时更快的响应也大大提高了像素的行扫描速率，使得超高分 辨率在TFT-IXD中成为可能。另外，由于晶体管数量减少和提高了每个像素的透光率，IGZ0 显示器具有更高的能效水平，而且效率更高。
[0006] IGZ0的G0A电路未来有可能取代a-Si的TFT，而现有技术中针对IGZ0的G0A开 发很少，尤其是针对大尺寸的G0A电路，需要克服很多由于IGZ0材料本身带来的问题，需要 克服的主要问题为：（l)Vth向负向漂移的问题；（2)SS区太陡峭，微小的电压变化将会引起 电流数量级的变化，将会直接导致G0A电路的关键TFT漏电，造成IGZ0的G0A功能失效。
[0007] 请参阅图1以及图2,图1、图2为常见G0A电路的经典模块及其对应各个信号的 时序图，该常见G0A电路的包括第一晶体管T1，其栅极电性连接于输入信号端Input，源极 也电性连接于输入信号端Input，漏极电性连接于节点Q ;第二晶体管T2,其栅极电性连接 于节点Q，源极电性连接于时钟信号Clock，漏极电性连接于输出端Output ;第三晶体管T3， 其栅极电性连接于复位信号端Reset，源极电性连接于输出端Output，漏极电性连接于一 负电位VSS ;第四晶体管T4,其栅极电性连接于复位信号端Reset，源极电性连接于节点Q， 漏极电性连接于一负电位VSS ;电容Cb，其一端连接于节点Q，另一端与输出端Output相 连；图1中还包括下拉&补偿模块，其包括四条引线分别与节点Q，时钟信号Clock，输出端 Output，负电位VSS相连；所述第一晶体管T1用于依据输入信号端Input输入的信号导通 第二晶体管T2 ;所述第二晶体管T2用来依据时钟信号，由输出端输出信号脉冲；所述第三 晶体管T3与第四晶体管T4用于在非作用期间分别下拉节点Q与输出端Output的电位；电 容Cb用于节点Q电位的二次抬升，确保输出端Output信号的正常输出。


【发明内容】

[0008] 本发明的目的为：利用G0A技术降低液晶显示器的成本，节省模组制程上的封装 时间；开发IGZ0的G0A电路中的下拉与补偿模块，遏制电路特殊TFT的漏电；有效的节省 TFT的数量，合理的减少了 TFT的寄生电容，节约电路的功耗。
[0009] 为实现上述目的，本发明提供了一种基于IGZ0制程的栅极驱动电路，包括：级联 的多个G0A单元，设N为正整数，第N级G0A单元包括：
[0010] 上拉电路，包括第一晶体管，该第一晶体管的栅极电性连接于第一节点，源极电性 连接于第一时钟信号，漏极电性连接于输出端，用来依据第一时钟信号在输出端输出信号 脉冲；
[0011] 下传电路，包括第二晶体管，该第二晶体管的栅极电性连接于第一节点，源极电性 连接于第一时钟信号，漏极电性连接于驱动信号端，用来依据第一时钟信号，由驱动信号端 输出驱动信号；
[0012] 上拉控制电路，包括第三晶体管，该第三晶体管的栅极电性连接于该第N级G0A单 元的前一级第N-1级G0A单元的驱动信号端，源极电性连接于该第N级G0A单元的前一级 第N-1级G0A单元输出端，漏极电性连接于第一节点，用来依据驱动信号端发出的驱动信 号，导通上拉电路；
[0013] 下拉保持电路，包括第一下拉保持电路与第二下拉保持电路；所述第一下拉保持 电路，包括：第四晶体管，其栅极电性连接于第一时钟信号，源极也电性连接于第一时钟信 号，漏极电性连接于第二节点；第五晶体管，其栅极电性连接于驱动信号端，源极电性连接 于第二节点，漏极电性连接于第二负电位，用于在驱动信号端处于高电位时下拉第二节点 的电位；第六晶体管，其栅极电性连接于该第N级G0A单元的前一级第N-ι级G0A单元的驱 动信号端，源极电性连接于第二节点，漏极电性连接于第二负电位，用于在驱动信号端处于 高电位时下拉第二节点的电位；第七晶体管，其栅极电性连接于第二时钟信号，源极电性连 接于第一时钟信号，漏极电性连接于第二节点；第八晶体管，其栅极电性连接于第二节点， 源极电性连接于输出端，漏极电性连接于第一负电位；第九晶体管，其栅极电性连接于第二 节点，源极电性连接于第一节点，漏极电性连接于第二负电位；第十晶体管，其栅极电性连 接于第二节点，源极电性连接于驱动信号端，漏极电性连接于第三负电位；所述第二下拉保 持电路，包括：第十一晶体管，其栅极电性连接于该第N级G0A单元的下二级第N+2级G0A单 元的驱动信号端，源极电性连接于第一节点，漏极电性连接于第二负电位；第十二晶体管， 其栅极电性连接于该第N级G0A单元的下二级第N+2级G0A单元的驱动信号端，源极电性 连接于输出端，漏极电性连接于第一负电位；
[0014] 下拉电路，包括：第十三晶体管，其栅极电性连接于该第N级G0A单元的下一级第 N+1级G0A单元的驱动信号端，源极电性连接于驱动信号端，漏极电性连接于第三负电位， 用于在非作用期间下拉驱动信号端的电位，防止第五晶体管与第六晶体管在非作用期间产 生漏电；第十五晶体管，其栅极电性连接于该第N级G0A单元的下一级第N+1级G0A单元的 驱动信号端，源极电性连接于第一节点，漏极电性连接于第二负电位，用于在输出端输出完 成后相邻的下一阶段开始时迅速下拉第一节点的电位；
[0015] 上升电路，包括一电容，该电容两端分别电性连接于第一节点与输出端，用来二次 抬升第一节点的电位，确保上拉电路输出端的正常输出；
[0016] 该基于IGZ0制程的栅极驱动电路中的TFT开关器件中的导通沟道为氧化物半导 体导通沟道。
[0017] 所述栅极驱动电路的第一级连接关系中，第三晶体管T3的栅极与源极均电性连 接于电路的启动信号。
[0018] 所述栅极驱动电路的最后一级连接关系中，第十三晶体管的栅极与第十五晶体管 的栅极均电性连接于电路的启动信号；第十一晶体管的栅极与第十二晶体管的栅极均电性 连接于第二级G0A单元的驱动信号端。
[0019] 所述下拉电路还包括：第十四晶体管，其栅极电性连接于该第N级G0A单元的下一 级第N+1级G0A单元的驱动信号端，源极电性连接于输出端，漏极电性连接于第一负电位。
[0020] 所述栅极驱动电路的最后一级连接关系中，第十四晶体管的栅极电性连接于电路 的启动信号。
[0021 ] 所述第一负电位、第二负电位与第三负电位的关系为：第三负电位〈第二负电位〈 第一负电位。
[0022] 所述第一负电位主要负责下拉输出端的电位，第二负电位主要负责下拉第一节点 和第二节点的电位，第三负电位主要负责下拉驱动输出端的电位。
[0023] 所述第一时钟信号与第二时钟信号是两个相位完全相反的高频时钟信号源。
[0024] 本发明的有益效果：本发明的一种基于IGZ0制程的栅极驱动电路，采用了三个逐 渐递减的负电位分别对输出端，第一节点、第二节点，驱动信号端的电位做下拉处理，可以 克服基于IGZ0制程的栅极驱动电路的关键TFT漏电的问题。此外，采用驱动信号来处理第 二节点的电位，减弱第一节点的负载作用，较好的稳定第一节点，有利于电路的输出端的稳 定输出；下拉电路的第十五晶体管与第二负电位相连可以迅速下拉第一节点的电位，减小 第一节点的延迟。最后，本发明针对IGZ0材料的特点对TFT做了删减，有效的节省TFT的 数量，合理的减小了 TFT的寄生电容，可以有效的节约电路的功耗。

【专利附图】

【附图说明】
[0025] 为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细 说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
[0026] 附图中，
[0027] 图1为常见G0A的电路图；
[0028] 图2为对应于图1电路中各个信号的时序图；
[0029] 图3为本发明基于IGZ0制程的栅极驱动电路的第一实施例的电路图；
[0030] 图4为本发明基于IGZ0制程的栅极驱动电路中各个信号和节点的时序图；
[0031] 图5为本发明基于IGZ0制程的栅极驱动电路的第二实施例的电路图；
[0032] 图6为本发明基于IGZ0制程的栅极驱动电路第一实施例中第一级G0A单元的电 路图；
[0033] 图7为本发明基于IGZ0制程的栅极驱动电路第一实施例中最后一级G0A单元的 电路图；
[0034] 图8为本发明基于IGZ0制程的栅极驱动电路第二实施例中最后一级GOA单元的 电路图；
[0035] 图9为本发明基于IGZ0制程的栅极驱动电路的仿真实验效果图。

【具体实施方式】
[0036] 为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施 例及其附图进行详细描述。
[0037] 请同时参阅图3、图6、图7,为本发明基于IGZ0制程的栅极驱动电路的第一实施 例。该基于IGZ0制程的栅极驱动电路包括级联的多个G0A单元，设N为正整数，第N级G0A 单兀包括一上拉控制电路100、一上拉电路200、一下传电路300、一下拉电路400、一下拉保 持电路500、一上升电路600。
[0038] 上述各电路的组成以及具体的连接方式如下：
[0039] 所述上拉电路200包含第一晶体管T1，该第一晶体管T1的栅极电性连接于第一节 点Q(N)，源极电性连接于第一时钟信号CK，漏极电性连接于输出端G(N)。该第一晶体管T1 用来依据第一时钟信号CK在输出端G(N)输出信号脉冲。
[0040] 所述下传电路300包括第二晶体管T2,该第二晶体管T2的栅极电性连接于第一节 点Q (N)，源极电性连接于第一时钟信号CK，漏极电性连接于驱动信号端ST (N)。该第二晶体 管T2用来依据第一时钟信号CK，由驱动信号端ST(N)输出驱动信号。
[0041] 所述上拉控制电路100包括第三晶体管T3,该第三晶体管T3的栅极电性连接于该 第N级G0A单元的前一级第N-1级G0A单元的驱动信号端ST (N-1)，源极电性连接于该第N 级G0A单元的前一级第N-1级G0A单元输出端G(N-l)，漏极电性连接于第一节点Q(N)。该 第三晶体管T3用来依据驱动信号端ST(N-l)发出的脉冲信号，导通所述上拉电路200。
[0042] 所述下拉保持电路500,包括第一下拉保持电路510与第二下拉保持电路520。所 述第一下拉保持电路510包括：第四晶体管T4,其栅极电性连接于第一时钟信号CK，源极 也电性连接于第一时钟信号CK，漏极电性连接于第二节点P(N);第五晶体管T5,其栅极电 性连接于驱动信号端ST (N)，源极电性连接于第二节点P (N)，漏极电性连接于第二负电位 VSS2,该第五晶体管T5用于在驱动信号端ST(N)处于高电位时下拉第二节点P(N)的电位； 第六晶体管T6,其栅极电性连接于该第N级G0A单元的前一级第N-1级G0A单元的驱动信 号端ST (N-1)，源极电性连接于第二节点P (N)，漏极电性连接于第二负电位VSS2,该第六 晶体管T6用于在驱动信号端ST(N-l)处于高电位时下拉第二节点P(N)的电位；第七晶体 管T7,其栅极电性连接于第二时钟信号XCK，源极电性连接于第一时钟信号CK，漏极电性连 接于第二节点P(N);第八晶体管T8,其栅极电性连接于第二节点P(N)，源极电性连接于输 出端G(N)，漏极电性连接于第一负电位VSS1 ;第九晶体管T9,其栅极电性连接于第二节点 P(N)，源极电性连接于第一节点Q(N)，漏极电性连接于第二负电位VSS2 ;第十晶体管T10， 其栅极电性连接于第二节点P(N)，源极电性连接于驱动信号端ST(N)，漏极电性连接于第 三负电位VSS3。所述第二下拉保持电路520包括：第i^一晶体管T11，其栅极电性连接于该 第N级G0A单元的下二级第N+2级G0A单元的驱动信号端ST (N+2)，源极电性连接于第一节 点Q (N)，漏极电性连接于第二负电位VSS2 ;第十二晶体管T12,其栅极电性连接于该第N级 G0A单元的下二级第N+2级G0A单元的驱动信号端ST (N+2)，源极电性连接于输出端G (N)， 漏极电性连接于第一负电位VSS1。
[0043] 所述下拉电路400,包括：第十三晶体管T13,其栅极电性连接于该第N级GOA单 元的下一级第N+1级G0A单元的驱动信号端ST (N+1)，源极电性连接于驱动信号端ST (N)， 漏极电性连接于第三负电位VSS3,该第十三晶体管T13用于在非作用期间下拉驱动信号 端ST(N)的电位，防止第五晶体管T5与第六晶体管T6在非作用期间产生漏电；第十五晶 体管T15,其栅极电性连接于该第N级G0A单元的下一级第N+1级G0A单元的驱动信号端 ST (N+1)，源极电性连接于第一节点Q (N)，漏极电性连接于第二负电位VSS2,该第十五晶体 管T15用于在输出端G(N)输出完成后相邻的下一阶段开始时迅速下拉第一节点Q(N)的电 位。
[0044] 所述上升电路600包括一电容Cb，该电容Cb两端分别电性连接于第一节点Q (N) 与输出端G(N)，用来二次抬升第一节点Q(N)的电位，确保上拉电路200输出端G(N)的正常 输出。
[0045] 特别需要说明的是，上述电路中引入的三个负电位第一负电位VSS1、第二负电位 VSS2与第三负电位VSS3的电压高低各不相同，且三者的关系为：第三负电位VSS3〈第二负 电位VSS2〈第一负电位VSS1。所述第一负电位VSS1主要负责下拉输出端G(N)的电位，第 二负电位VSS2主要负责下拉第一节点Q(N)和第二节点P(N)的电位，第三负电位VSS3主 要负责下拉驱动输出端ST(N)的电位。
[0046] 如图6所示，本发明基于IGZ0制程的栅极驱动电路的第一级连接关系中，第三晶 体管T3的栅极与源极均电性连接于电路的启动信号STV。
[0047] 如图7所示，本发明基于IGZ0制程的栅极驱动电路的最后一级连接关系中，第 十三晶体管T13的栅极与第十五晶体管T15的栅极均电性连接于电路的启动信号STV ;第 i^一晶体管T11的栅极与第十二晶体管T12的栅极均电性连接于第二级G0A单元的驱动信 号端ST (2)。
[0048] 此外，本发明基于IGZ0制程的栅极驱动电路中各TFT开关器件中的导通沟道均为 氧化物半导体导通沟道。
[0049] 所述第一时钟信号CK与第二时钟信号XCK是两个相位完全相反的高频时钟信号 源。
[0050] 请进一步的，请参阅图4,为本发明基于IGZ0制程的栅极驱动电路中各个信号和 节点的时序图，结合图3可知：第八晶体管T8用来将输出端G(N)维持在低电平；第九晶体 管T9用来将第一节点Q (N)维持在低电平；第五晶体管T5用来当驱动信号端ST (N)处于高 电平的时候将第二节点P(N)的电位下拉；第六晶体管T6用来当驱动信号端ST(N-l)处于 高电平的时候将第二节点P(N)的电位下拉，从而关闭作用期间的下拉保持电路500,以防 止对第一节点Q(N)和输出端G(N)输出的影响。
[0051 ] 所述第二负电位VSS2的电位低于第一负电位VSS1，利用了两段分压原理有效的 降低了第二节点P (N)的电位，而第二节点P (N)在作用期间被拉得越低，与其连接的三个晶 体管T8、T9和T10就关得越好，可防止对输出端G(N)的放电导致输出异常，同时也拉低了 第一节点Q(N)的电位，以更好的关闭T1和T2两个晶体管。第十晶体管T10和第十三晶体 管T13负责对驱动信号端ST (N)的下拉处理，第三负电位VSS3的电位主要是用来拉低驱动 信号端ST (N)的电位，防止第五晶体管T5和第六晶体管T6两个晶体管在非作用期间产生 漏电。第十五晶体管T15负责在输出端G(N)输出完后紧接着于相邻的下一阶段对第一节 点Q(N)做下拉处理，保证第一节点Q(N)从高电位快速的降低到低电位，并且第十五晶体管 T15的漏极接第二负电位VSS2,能够将第一节点Q(N)在输出完之后迅速下拉到低电位。
[0052] 请同时参阅图5、图8,为本发明基于IGZ0制程的栅极驱动电路的第二实施例。图 5与图3中具有相同标号部分的组成、连接关系、功用与操作原理相同，在此不再赘述。该第 二实施例与第一实施例的区别在于，所述下拉电路400中增加第十四晶体管T14,其栅极电 性连接于该第N级G0A单元的下一级第N+1级G0A单元的驱动信号端ST (N+1)，源极电性连 接于输出端G (N)，漏极电性连接于第一负电位VSS1。所述第十四晶体管T14用于在非作用 期间下拉输出端G(N)的电位。由于本发明是基于IGZ0制程的G0A电路，对应的W会很小， 寄生电容也会较小，相应电路的波纹电流也很小，对输出端G (N)的输出的影响没有a-Si那 么严重。因此在实际电路设计中也可以省掉该第十四晶体管T14,节约布线空间，减小功耗。 此外，如图8所示，在该第二实施例中，本发明基于IGZ0制程的栅极驱动电路的最后一级连 接关系中，所述第十四晶体管T14的栅极电性连接于电路的启动信号STV。
[0053] 在其它方面，第二实施例均与第一实施例相同，此处不再赘述。
[0054] 请参阅图9,为本发明基于IGZ0制程的栅极驱动电路在60级电路中实施的仿真效 果图，从图中可以看出，输出良好，可以达到预期的效果。
[0055] 综上所述，本发明的一种基于IGZ0制程的栅极驱动电路，采用了三个逐渐递减的 负电位分别对输出端，第一节点、第二节点，驱动信号端的电位做下拉处理，可以克服基于 IGZ0制程的栅极驱动电路的关键TFT漏电的问题。此外，采用驱动信号来处理第二节点的 电位，减弱第一节点的负载作用，较好的稳定第一节点，有利于电路的输出端的稳定输出； 下拉电路的第十五晶体管与第二负电位VSS2相连迅速下拉第一节点电位，减小第一节点 的延迟。最后，本发明针对IGZ0材料的特点对TFT做了删减，有效的节省TFT的数量，合理 的减小了 TFT的寄生电容，可以有效的节约电路的功耗。
[0056] 虽然本发明已以较佳实施例揭露如上，但该较佳实施例并非用以限制本发明，该 领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发 明的保护范围以权利要求界定的范围为准。
【权利要求】
1. 一种基于IGZO制程的栅极驱动电路，其特征在于，包括：级联的多个GOA单元，设N 为正整数，第N级GOA单元包括： 上拉电路（200)，包括第一晶体管（T1)，该第一晶体管（T1)的栅极电性连接于第一节 点（Q(N))，源极电性连接于第一时钟信号（CK)，漏极电性连接于输出端（G(N))，用来依据 第一时钟信号（CK)在输出端（G(N))输出信号脉冲； 下传电路（300)，包括第二晶体管（T2)，该第二晶体管（T2)的栅极电性连接于第一节 点（Q(N))，源极电性连接于第一时钟信号（CK)，漏极电性连接于驱动信号端（ST(N))，用来 依据第一时钟信号（CK)，由驱动信号端（ST(N))输出驱动信号； 上拉控制电路（100)，包括第三晶体管（T3)，该第三晶体管（T3)的栅极电性连接于该 第N级G0A单元的前一级第N-1级G0A单元的驱动信号端（ST (N-1))，源极电性连接于该 第N级G0A单元的前一级第N-1级G0A单元输出端（G(N-l))，漏极电性连接于第一节点 (Q(N))，用来依据驱动信号端（ST(N-l))发出的驱动信号，导通上拉电路（200); 下拉保持电路（500)，包括第一下拉保持电路（510)与第二下拉保持电路（520);所述 第一下拉保持电路（510)，包括：第四晶体管（T4)，其栅极电性连接于第一时钟信号（CK)， 源极也电性连接于第一时钟信号（CK)，漏极电性连接于第二节点（P(N));第五晶体管 (T5)，其栅极电性连接于驱动信号端（ST(N))，源极电性连接于第二节点（P(N))，漏极电性 连接于第二负电位（VSS2)，用于在驱动信号端（ST(N))处于高电位时下拉第二节点（P(N)) 的电位；第六晶体管（T6)，其栅极电性连接于该第N级GOA单元的前一级第N-1级GOA单 元的驱动信号端（ST(N-l))，源极电性连接于第二节点（P(N))，漏极电性连接于第二负电 位（VSS2)，用于在驱动信号端（ST(N-l))处于高电位时下拉第二节点（P(N))的电位；第七 晶体管（T7)，其栅极电性连接于第二时钟信号（XCK)，源极电性连接于第一时钟信号（CK)， 漏极电性连接于第二节点（P(N));第八晶体管（T8)，其栅极电性连接于第二节点（P(N))， 源极电性连接于输出端（G(N))，漏极电性连接于第一负电位（VSS1);第九晶体管（T9)，其 栅极电性连接于第二节点（P(N))，源极电性连接于第一节点（Q(N))，漏极电性连接于第二 负电位（VSS2);第十晶体管（T10)，其栅极电性连接于第二节点（P(N))，源极电性连接于驱 动信号端（ST(N))，漏极电性连接于第三负电位（VSS3); 所述第二下拉保持电路（520)，包括：第十一晶体管（T11)，其栅极电性连接于该第N级 G0A单元的下二级第N+2级G0A单元的驱动信号端（ST(N+2))，源极电性连接于第一节点 (Q(N))，漏极电性连接于第二负电位（VSS2);第十二晶体管（T12)，其栅极电性连接于该第 N级G0A单元的下二级第N+2级G0A单元的驱动信号端（ST (N+2))，源极电性连接于输出端 (G(N))，漏极电性连接于第一负电位（VSS1); 下拉电路（400)，包括：第十三晶体管（T13)，其栅极电性连接于该第N级G0A单元的下 一级第N+1级G0A单元的驱动信号端（ST(N+1))，源极电性连接于驱动信号端（ST(N))，漏 极电性连接于第三负电位（VSS3)，用于在非作用期间下拉驱动信号端（ST(N))的电位，防 止第五晶体管（T5)与第六晶体管（T6)在非作用期间产生漏电；第十五晶体管（T15)，其栅 极电性连接于该第N级G0A单元的下一级第N+1级G0A单元的驱动信号端（ST (N+1))，源极 电性连接于第一节点（Q(N))，漏极电性连接于第二负电位（VSS2)，用于在输出端（G(N))输 出完成后相邻的下一阶段开始时迅速下拉第一节点（Q(N))的电位； 上升电路（600)，包括一电容（Cb)，该电容（Cb)两端分别电性连接于第一节点（Q(N)) 与输出端（G(N))，用来二次抬升第一节点（Q(N))的电位，确保上拉电路（200)输出端 (G(N))的正常输出； 该基于IGZO制程的栅极驱动电路中的TFT开关器件中的导通沟道为氧化物半导体导 通沟道。
2. 如权利要求1所述的基于IGZO制程的栅极驱动电路，其特征在于，所述栅极驱动 电路的第一级连接关系中，第三晶体管（T3)的栅极与源极均电性连接于电路的启动信号 (STV)。
3. 如权利要求1所述的基于IGZO制程的栅极驱动电路，其特征在于，所述栅极驱动电 路的最后一级连接关系中，第十三晶体管（T13)的栅极与第十五晶体管（T15)的栅极均电 性连接于电路的启动信号（STV);第十一晶体管（T11)的栅极与第十二晶体管（T12)的栅 极均电性连接于第二级G0A单元的驱动信号端（ST (2))。
4. 如权利要求1所述的基于IGZO制程的栅极驱动电路，其特征在于，所述下拉电路 (400)还包括：第十四晶体管（T14)，其栅极电性连接于该第N级G0A单元的下一级第N+1 级G0A单元的驱动信号端（ST(N+1))，源极电性连接于输出端（G(N))，漏极电性连接于第一 负电位（VSS1)。
5. 如权利要求4所述的基于IGZO制程的栅极驱动电路，其特征在于，所述栅极驱动电 路的最后一级连接关系中，第十四晶体管（T14)的栅极电性连接于电路的启动信号（STV)。
6. 如权利要求1所述的基于IGZO制程的栅极驱动电路，其特征在于，所述第一负电位 (VSS1)、第二负电位（VSS2)与第三负电位（VSS3)的关系为：第三负电位（VSS3)〈第二负电 位（VSS2)〈第一负电位（VSS1)。
7. 如权利要求6所述的基于IGZO制程的栅极驱动电路，其特征在于，所述第一负电位 (VSS1)主要负责下拉输出端（G(N))的电位，第二负电位（VSS2)主要负责下拉第一节点 (Q(N))和第二节点（P(N))的电位，第三负电位（VSS3)主要负责下拉驱动输出端（ST(N)) 的电位。
8. 如权利要求1所述的基于IGZO制程的栅极驱动电路，其特征在于，所述第一时钟信 号（CK)与第二时钟信号（XCK)是两个相位完全相反的高频时钟信号源。
【文档编号】G09G3/36GK104157259SQ201410457921
【公开日】2014年11月19日 申请日期:2014年9月10日 优先权日:2014年9月10日
【发明者】肖军城 申请人:深圳市华星光电技术有限公司