技术领域本发明涉及显示技术领域，具体来说涉及一种栅极驱动电路、阵列基板、显示面板及其驱动方法。
背景技术：
显示装置包括其上形成像素阵列的阵列基板、栅极驱动电路和数据驱动电路。栅极驱动电路顺序打开像素阵列中的各像素行，以将数据驱动电路输出的数据电压输入到对应的像素。在一些应用中，栅极驱动电路形成在阵列基板上，并且被称为“阵列基板栅极驱动器（gatedriveronarray,GOA)”。具有双扫描（dualscan）能力的栅极驱动电路已经被广泛使用。在正向扫描模式下，栅极驱动电路从上到下依次打开各像素行。在反向扫描模式下，栅极驱动电路从下到上依次打开各像素行。典型地，需要附加的信号线来实现双扫描。
技术实现要素：
有利的是实现一种栅极驱动电路，其基于两个扫描开始信号和四个时钟信号而实现双扫描。还期望的是提供一种包括所述栅极驱动电路的阵列基板、包括所述阵列基板的显示面板以及该显示面板的驱动方法。根据本发明的第一方面，提供了一种一种栅极驱动电路，包括：顺序布置的n个级，其中n是大于或等于4的整数，其中，所述n个级被划分为包括所述n个级中的第4k+1个级的第一级组、包括所述n个级中的第4k+2个级的第二级组、包括所述n个级中的第4k+3个级的第三级组和包括所述n个级中的第4（k+1）个级的第四级组，其中k是大于或等于0的整数，其中，第一级组、第二级组、第三级组和第四级组被配置成接收第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号的相应不同组合，其中，第一级组的级与第三级组的级彼此级联，并且第二级组的级与第四级组的级彼此级联，并且其中，所述n个级中的最先两个级被配置成接收第一扫描开始信号，并且所述n个级中的最后两个级被配置成接收第二扫描开始信号。在一些实施例中，所述栅极驱动电路还包括：传送所述第一时钟信号的第一时钟线、传送所述第二时钟信号的第二时钟线、传送所述第三时钟信号的第三时钟线、以及传送所述第四时钟信号的第四时钟线，其中，所述n个级中的每个包括第一时钟端子、第二时钟端子、第三时钟端子和第四时钟端子，其中，所述第一时钟线连接到所述第一级组的每个级的第三时钟端子、所述第二级组的每个级的第二时钟端子、所述第三级组的每个级的第一时钟端子、以及所述第四级组的每个级的第四时钟端子；其中，所述第二时钟线连接到所述第一级组的每个级的第四时钟端子、所述第二级组的每个级的第三时钟端子、所述第三级组的每个级的第二时钟端子、以及所述第四级组的每个级的第一时钟端子；其中，所述第三时钟线连接到所述第一级组的每个级的第一时钟端子、所述第二级组的每个级的第四时钟端子、所述第三级组的每个级的第三时钟端子、以及所述第四级组的每个级的第二时钟端子；并且其中，所述第四时钟线连接到所述第一级组的每个级的第二时钟端子、所述第二级组的每个级的第一时钟端子、所述第三级组的每个级的第四时钟端子、以及所述第四级组的每个级的第三时钟端子。在一些实施例中，所述栅极驱动电路还包括：传送所述第一扫描开始信号的第一扫描开始信号线和传送所述第二扫描开始信号的第二扫描开始信号线，其中，所述n个级中的每个还包括输入端子、输出端子、复位端子、以及被配置成接收栅极截止电压的栅极截止电压端子，其中，第一级组的每个级的输出端子连接到第三级组的相应下一个级的输入端子，并且第三级组的每个级的输出端子连接到第一级组的相应前一个级的复位端子和第一级组的相应下一个级的输入端子，其中，第二级组的每个级的输出端子连接到第四级组的相应下一个级的输入端子，并且第四级组的每个级的输出端子连接到第二级组的相应前一个级的复位端子和第二级组的相应下一个级的输入端子，并且其中，所述n个级中的最先两个级的输入端子连接到所述第一扫描开始信号线，并且所述n个级中的最后两个级的复位端子连接到所述第二扫描开始信号线。在一些实施例中，所述n个级中的每个包括：第一节点；缓冲部，可操作用于基于施加到所述输入端子的信号和施加到所述复位端子的信号而选择性地将施加到所述第二时钟端子的信号或施加到所述第四时钟端子的信号供给到所述第一节点；充电部，可操作用于基于所述缓冲部供给到所述第一节点处的信号进行充电；上拉部，可操作用于基于所述第一节点处的电压而选择性地将施加到所述第三时钟端子的信号供给到所述输出端子；下拉部，可操作用于基于施加到所述输入端子的信号和施加到所述复位端子的信号而选择性地将施加到所述栅极截止电压端子的信号供给到所述输出端子；以及保持部，可操作用于基于施加到所述第一时钟端子的信号而保持施加到所述栅极截止电压端子的信号到所述输出端子的供给。在一些实施例中，所述缓冲部包括第一晶体管和第二晶体管，其中所述第一晶体管包括连接到所述输入端子的栅电极、连接到所述第一节点的第一电极、以及连接到所述第二时钟端子的第二电极，并且所述第二晶体管包括连接到所述复位端子的栅电极、连接到所述第四时钟端子的第一电极、以及连接到所述第一节点的第二电极。在一些实施例中，所述充电部包括第一电容器，其中所述第一电容器包括连接到所述第一节点的第一端子和连接到所述输出端子的第二端子。在一些实施例中，所述上拉部包括第三晶体管，其中所述第三晶体管包括连接到所述第一节点的栅电极、连接到所述输出端子的第一电极、以及连接到所述第三时钟端子的第二电极。在一些实施例中，所述下拉部包括第四晶体管和第七晶体管，其中所述第四晶体管包括连接到所述复位端子的栅电极、连接到所述栅极截止电压端子的第一电极、以及连接到所述输出端子的第二电极，并且所述第七晶体管包括连接到所述输入端子的栅电极、连接到所述栅极截止电压端子的第一电极、以及连接到所述输出端子的第二电极。在一些实施例中，所述n个级中的每个还包括第二节点和第三节点，并且其中，所述保持部包括第五晶体管、第九晶体管、第十晶体管和第十一晶体管，其中所述第五晶体管包括连接到所述第二节点的栅电极、连接到所述第三节点的第一电极、以及连接到所述第一时钟端子的第二电极，所述第九晶体管包括连接到所述第一时钟端子的栅电极、连接到所述第二节点的第一电极、以及连接到所述第一时钟端子的第二电极，所述第十晶体管包括连接到所述第三节点的栅电极、连接到所述栅极截止电压端子的第一电极、以及连接到所述第一节点的第二电极，并且所述第十一晶体管包括连接到所述第三节点的栅电极、连接到所述栅极截止电压端子的第一电极、以及连接到所述输出端子的第二电极。在一些实施例中，所述缓冲部还包括第六晶体管和第八晶体管，其中所述第六晶体管包括连接到所述第一节点的栅电极、连接到所述栅极截止电压端子的第一电极、以及连接到所述第三节点的第二电极，并且所述第八晶体管包括连接到所述第一节点的栅电极、连接到所述栅极截止电压端子的第一电极、以及连接到所述第二节点的第二电极。在一些实施例中，所述栅极驱动电路被配置成响应于所述第一扫描开始信号到所述n个级中的最先两个级的输入端子的施加而工作在正向扫描模式。在一些实施例中，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的每个是以2H的周期周期性重复的脉冲信号，其中，H是水平扫描周期，所述第一时钟信号和第三时钟信号具有180°的相位差，所述第二时钟信号和第四时钟信号具有180°的相位差，并且所述第一时钟信号在相位上领先所述第四时钟信号90°。在一些实施例中，所述第一扫描开始信号是具有1.5H或1H的脉冲宽度的脉冲信号，并且所述第一扫描开始信号的上升沿与所述第三时钟信号的上升沿同步。在一些实施例中，所述栅极驱动电路被配置成响应于所述第二扫描开始信号到所述n个级中的最后两个级的复位端子的施加而工作在反向扫描模式。在一些实施例中，所述第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号中的每个是以2H的周期周期性重复的脉冲信号，其中，H是水平扫描周期，所述第一时钟信号和第三时钟信号具有180°的相位差，所述第二时钟信号和第四时钟信号具有180°的相位差，并且所述第一时钟信号在相位上落后所述第四时钟信号90°。在一些实施例中，所述第二扫描开始信号是具有1.5H或1H的脉冲宽度的脉冲信号，并且所述第二扫描开始信号的上升沿与所述第二时钟信号的上升沿同步。根据本发明的另一方面，提供了一种阵列基板，包括：显示区，包括多个栅极线和与所述多个栅极线彼此相交的多个数据线；以及如上文所述的栅极驱动电路，其中，所述栅极驱动电路形成在所述阵列基板的除所述显示区之外的外围区中，并且被配置成向所述多个栅极线供给栅极信号。根据本发明的再另一方面，提供了一种显示面板，包括如上文所述的阵列基板。根据本发明的又另一方面，提供了一种驱动如上文所述的显示面板的方法，包括：通过向所述栅极驱动电路供给第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号和第一扫描开始信号，驱动所述显示面板在正向扫描模式下操作，其中，所述第一时钟信号、第二时钟信号、第三时钟信号和所述第四时钟信号中的每个是以2H的周期周期性重复的脉冲信号，H是水平扫描周期，所述第一时钟信号和第三时钟信号具有180°的相位差，所述第二时钟信号和第四时钟信号具有180°的相位差，所述第一时钟信号在相位上领先所述第四时钟信号90°，所述第一扫描开始信号是具有1.5H或1H的脉冲宽度的脉冲信号，并且所述第一扫描开始信号的上升沿与所述第三时钟信号的上升沿同步；并且通过向所述栅极驱动电路供给第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号和第二扫描开始信号，驱动所述显示面板在反向扫描模式下操作，其中，所述第一时钟信号、第二时钟信号、第三时钟信号和所述第四时钟信号中的每个是以2H的周期周期性重复的脉冲信号，H是水平扫描周期，所述第一时钟信号和第三时钟信号具有180°的相位差，所述第二时钟信号和第四时钟信号具有180°的相位差，所述第一时钟信号在相位上落后所述第四时钟信号90°，所述第二扫描开始信号是具有1.5H或1H的脉冲宽度的脉冲信号，并且所述第二扫描开始信号的上升沿与所述第二时钟信号的上升沿同步。根据在下文中所描述的实施例，本发明的这些和其它方面将是清楚明白的，并且将参考在下文中所描述的实施例而被阐明。附图说明在下面结合附图对于示例性实施例的描述中，本发明的更多细节、特征和优点被公开，在附图中：图1是示意性示出根据本发明一个实施例的显示面板的平面图；图2是示意性示出根据本发明一个实施例的栅极驱动电路的框图；图3是示意性示出如图2所示的栅极驱动电路的一个级的电路图；图4A和4B是分别示意性示出如图2所示的栅极驱动电路在正向扫描模式和反向扫描模式下的驱动方法的时序图；图5A、5B、5C和5D是分别示意性示出如图2所示的栅极驱动电路的第一级、第二级、第三级和第四级在正向扫描模式下的操作的时序图；并且图6A和6B是分别示意性示出如图2所示的栅极驱动电路的第八级和第七级在反向扫描模式下的操作的时序图。具体实施方式现在，将参照其中表示本发明的示范性实施例的附图更完整地描述本发明。然而，本发明可以按很多不同的方式体现，不应解读为局限于这里所述的实施例。相反，提供这些实施例使得本公开是详尽和完整的，并且向本领域的技术人员完全传达本发明的范围。全文中，相似的参考数字指代相似的元素。图1是示意性示出根据本发明一个实施例的显示面板100的平面图。参照图1，显示面板100包括阵列基板110、用于输出数据电压的（多个）数据驱动电路120以及用于输出栅极信号的栅极驱动电路200。如图1所示，阵列基板110包括其上显示图像的显示区DA和除显示区DA之外的外围区PA。在显示区DA中，设置栅极线GL1-GLn和与栅极线GL1-GLn绝缘的数据线DL1-DLm。数据线DL1-DLm与栅极线GL1-GLn彼此交叉以限定多个像素。多个像素呈阵列布置在显示区DA中，并且具有基本相同的结构和功能。因此，现在将仅更详细地描述一个像素P1（如虚线框所指示的）。在示例性实施例中，像素P1包括薄膜晶体管Tr。薄膜晶体管Tr包括连接到栅极线GL1的栅电极和连接到数据线DL1的第一电极。在显示面板100为液晶显示面板的情况下，薄膜晶体管Tr的第二电极连接到像素电极。在显示面板100为有机发光二极管（OLED）显示面板的情况下，薄膜晶体管Tr的第二电极连接到例如用于为OLED提供驱动电流的驱动晶体管的栅电极。栅极驱动电路200设置在外围区PA中并且连接到栅极线GL1-GLn，以向栅极线GL1-GLn顺序地输出栅极信号。在示例性实施例中，在像素的薄膜晶体管Tr的制造工艺过程中，栅极驱动电路200可以与薄膜晶体管Tr同时形成，从而得到GOA电路。在另一示例性实施例中，栅极驱动电路200可以形成为单独的集成电路（IC）芯片，并且被直接安装在显示面板100上，或者被安装在单独的印刷电路板（未示出）上。另外，多个数据驱动电路120设置在外围区PA中并且连接到数据线DL1-DLm，以向数据线DL1-DLm输出数据电压。图2是示意性示出根据本发明一个实施例的栅极驱动电路200的框图。参照图2，栅极驱动电路100包括顺序布置的n个级ST1，ST2，…STn-1，STn，其中n是大于或等于4的整数。这n个级ST1，ST2，…STn-1，STn形成一个移位寄存器。所述n个级ST1，ST2，…STn-1，STn中的每个具有第一时钟端子CLKB、第二时钟端子CLKB'、第三时钟端子CLK、第四时钟端子CLK'、栅极截止电压端子VSS、输入端子INPUT、输出端子OUTPUT和复位端子RESET。如图2所示，所述n个级ST1，ST2，…STn-1，STn的输出端子OUTPUT被连接到对应的栅极线GL1，GL2，…GLn-1，GLn，并且输出对应的栅极信号。这些栅极信号具有作为栅极导通电压的高电平和作为栅极截止电压的低电平。栅极截止电压可以经由栅极截止电压端子VSS供应。所述n个级ST1，ST2，…STn-1，STn被划分为第一级组SG1、第二级组SG2、第三级组SG3和第四级组SG4。第一级组SG1包括所述n个级中的第4k+1个级，第二级组SG2包括所述n个级中的第4k+2个级，第三级组SG3包括所述n个级中的第4k+3个级，并且第四级组SG4包括所述n个级中的第4（k+1）个级，其中k是大于或等于0的整数。在图2中，最右侧的参考标记“SG1”、“SG2”、“SG3”和“SG4”指示各个级ST1，ST2，…STn-1，STn所属的级组。例如，第一级ST1属于第一级组SG1，第二级ST2属于第二级组SG2，第三级ST3属于第三级组SG3，第四级ST4属于第四级组SG4，第五级ST5（未示出）属于第一级组SG1，等等。将理解的是，虽然图2中示出的级的数目为4的整数倍（因为最后一个级STn属于级组SG4），但是在其他实施例中其他数目是可能的。第一级组SG1、第二级组SG2、第三级组SG3和第四级组SG4被配置成经由它们相应的第一时钟端子CLKB、第二时钟端子CLKB'、第三时钟端子CLK和第四时钟端子CLK'接收第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4的不同组合。具体地，第一级组SG1的每个级被配置成接收这四个时钟信号的第一组合，第二级组SG2的每个级被配置成接收这四个时钟信号的第二组合，第三级组SG3的每个级被配置成接收这四个时钟信号的第三组合，并且第四级组SG4的每个级被配置成接收这四个时钟信号的第四组合。更具体地，参照图2，传送第一时钟信号CLK1的第一时钟线连接到第一级组SG1的每个级的第三时钟端子CLK、第二级组SG2的每个级的第二时钟端子CLKB'、第三级组SG3的每个级的第一时钟端子CLKB、以及第四级组SG4的每个级的第四时钟端子CLK'。传送第二时钟信号CLK2的第二时钟线连接到第一级组SG1的每个级的第四时钟端子CLK'、第二级组SG2的每个级的第三时钟端子CLK、第三级组SG3的每个级的第二时钟端子CLKB'、以及第四级组SG4的每个级的第一时钟端子CLKB。传送第三时钟信号CLK3的第三时钟线连接到第一级组SG1的每个级的第一时钟端子CLKB、第二级组SG2的每个级的第四时钟端子CLK'、第三级组SG3的每个级的第三时钟端子CLK、以及第四级组SG4的每个级的第二时钟端子CLKB'。传送第四时钟信号CLK4的第四时钟线连接到第一级组SG1的每个级的第二时钟端子CLKB'、第二级组SG2的每个级的第一时钟端子CLKB、第三级组SG3的每个级的第四时钟端子CLK'、以及第四级组SG4的每个级的第三时钟端子CLK。第一级组SG1的级与第三级组SG3的级彼此级联，并且第二级组SG2的级与第四级组SG4的级彼此级联。具体地，参照图2，第一级组SG1的每个级的输出端子OUTPUT连接到第三级组SG3的相应下一个级的输入端子INPUT，并且第三级组SG3的每个级的输出端子OUTPUT连接到第一级组SG1的相应前一个级的复位端子RESET和第一级组SG1的相应下一个级的输入端子INPUT。第二级组SG2的每个级的输出端子OUTPUT连接到第四级组SG4的相应下一个级的输入端子INPUT，并且第四级组SG4的每个级的输出端子OUTPUT连接到第二级组SG2的相应前一个级的复位端子RESET和第二级组SG2的相应下一个级的输入端子INPUT。另外，所述n个级ST1，ST2，…STn-1，STn中的最先两个级ST1和ST2被配置成接收第一扫描开始信号STV_F，并且所述n个级ST1，ST2，…STn-1，STn中的最后两个级STn-1和STn被配置成接收第二扫描开始信号STV_R。具体地，所述n个级ST1，ST2，…STn-1，STn中的最先两个级ST1和ST2的输入端子INPUT连接到传送第一扫描开始信号STV_F的第一扫描开始信号线，并且所述n个级ST1，ST2，…STn-1，STn中的最后两个级STn-1和STn的复位端子RESET连接到传送第二扫描开始信号STV_R的第二扫描开始信号线。如稍后将描述的，栅极驱动电路200响应于第一扫描开始信号STV_F而在正向扫描模式下操作，并且响应于第二扫描开始信号STV_R而在反向扫描模式下操作。在正向扫描模式下，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4具有第一时序型式（pattern）。在反向扫描模式下，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4具有第二时序型式。第二时序型式不同于第一时序型式。因此，可以通过利用两个扫描开始信号之一并通过改变时钟信号的时序来实现正向扫描与反向扫描的切换，而不需要附加的信号线。这有利于电路的简化，并且因而电路占用面积（footprint）的减小。图3是示意性示出如图2所示的栅极驱动电路200的一个级STx的电路图。栅极驱动电路200中的每个级具有相同的结构，因此，如图3所示的级STx代表n个级ST1，ST2，…STn-1，STn中的每一个。参照图3，级STx包括第一节点PU、缓冲部310、充电部320、上拉部330、下拉部340和保持部350。缓冲部310可操作用于基于施加到输入端子INPUT的信号和施加到复位端子RESET的信号而选择性地将施加到第二时钟端子CLKB'的信号或施加到第四时钟端子CLK'的信号供给到第一节点PU。术语缓冲，在本文中使用时，涉及对第一节点PU充电的操作，如稍后将描述的。具体地，缓冲部310包括第一晶体管M1和第二晶体管M2。第一晶体管M包括连接到输入端子INPUT的栅电极、连接到第一节点PU的第一电极、以及连接到第二时钟端子CLKB'的第二电极。第二晶体管M2包括连接到复位端子RESET的栅电极、连接到第四时钟端子CLK'的第一电极、以及连接到第一节点PU的第二电极。另外，在示例性实施例中，缓冲部310还包括第六晶体管M6和第八晶体管M8。第六晶体管M6包括连接到第一节点PU的栅电极、连接到栅极截止电压端子VSS的第一电极、以及连接到第三节点PD的第二电极。第八晶体管M8包括连接到第一节点PU的栅电极、连接到栅极截止电压端子VSS的第一电极、以及连接到第二节点PD_CN的第二电极。充电部320可操作用于基于缓冲部310供给到第一节点PU处的信号进行充电。具体地，充电部320包括第一电容器C1。第一电容器C1包括连接到第一节点PU的第一端子和连接到输出端子OUTPUT的第二端子。上拉部330可操作用于基于第一节点PU处的电压而选择性地将施加到第三时钟端子CLK的信号供给到输出端子OUTPUT。具体地，上拉部330包括第三晶体管M3。第三晶体管M3包括连接到第一节点PU的栅电极、连接到输出端子OUTPUT的第一电极、以及连接到第三时钟端子CLK的第二电极。下拉部340可操作用于基于施加到输入端子INPUT的信号和施加到复位端子RESET的信号而选择性地将施加到栅极截止电压端子VSS的信号供给到输出端子OUTPUT。具体地，下拉部340包括第四晶体管M4和第七晶体管M7。第四晶体管M4包括连接到复位端子RESET的栅电极、连接到栅极截止电压端子VSS的第一电极、以及连接到输出端子OUTPUT的第二电极。第七晶体管M7包括连接到输入端子INPUT的栅电极、连接到栅极截止电压端子VSS的第一电极、以及连接到输出端子OUTPUT的第二电极。保持部350可操作用于基于施加到第一时钟端子CLKB的信号而保持施加到栅极截止电压端子VSS的信号到输出端子OUTPUT的供给。具体地，保持部350包括第五晶体管M5、第九晶体管M9、第十晶体管M10和第十一晶体管M11。仍然参照图3，级STx还包括第二节点PD_CN和第三节点PD。第五晶体管M5包括连接到第二节点PD_CN的栅电极、连接到第三节点PD的第一电极、以及连接到第一时钟端子CLKB的第二电极。第九晶体管M9包括连接到第一时钟端子CLKB的栅电极、连接到第二节点PD_CN的第一电极、以及连接到第一时钟端子CLKB的第二电极。第十晶体管M10包括连接到第三节点PD的栅电极、连接到栅极截止电压端子VSS的第一电极、以及连接到第一节点PU的第二电极。第十一晶体管M11包括连接到第三节点PD的栅电极、连接到栅极截止电压端子VSS的第一电极、以及连接到输出端子OUTPUT的第二电极。将理解的是，虽然在图3中各个晶体管被示出为n型晶体管，但是在其他实施例中，可以使用p型晶体管。在p型晶体管的情况下，用于打开晶体管的电压是低电平电压，并且用于关闭晶体管的电压是高电平电压。还将理解的是，在其中栅极驱动电路200被实现为GOA的实施例中，各个晶体管被形成为薄膜晶体管。在薄膜晶体管的情况下，源电极和漏电极可互换地使用。图4A和4B是分别示意性示出如图2所示的栅极驱动电路200在正向扫描模式和反向扫描模式下的驱动方法的时序图。为了便于描述，假定栅极驱动电路200包括8个级（n=8），尽管其他数目的级是可能的。相应地，存在8个栅极线GL1，GL2，…,GL8，如图4A和4B所示。如上文所述，栅极驱动电路200被配置成响应于第一扫描开始信号STV_F到8个级中的最先两个级（ST1和ST2）的输入端子INPUT的施加而工作在正向扫描模式。在这种情况下，栅极信号依次输出到栅极线GL1，GL2，…,GL8，如图4A所示。参照图4A，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4中的每个是以2H的周期周期性重复的脉冲信号，其中H是水平扫描周期，在该水平扫描周期期间栅极信号处于作为栅极导通电压的高电平。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4具有第一时序型式。具体地，第一时钟信号CLK1和第三时钟信号CLK3具有180°的相位差，第二时钟信号CLK2和第四时钟信号CLK4具有180°的相位差，并且第一时钟信号CLK1在相位上领先第四时钟信号CLK490°。另外，第一扫描开始信号STV_F是具有1.5H的脉冲宽度的脉冲信号，并且第一扫描开始信号STV_F的上升沿与第三时钟信号CLK3的上升沿同步。如上文所述，栅极驱动电路200被配置成响应于第二扫描开始信号STV_R到8个级中的最后两个级（ST8和ST7）的复位端子的施加而工作在反向扫描模式。在这种情况下，栅极信号依次输出到栅极线GL8，GL7，…,GL1，如图4B所示。在反向扫描模式下，第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和第四时钟信号CLK4具有第二时序型式。第二时序型式不同于第一时序型式。参照图4B，第一时钟信号CLK1和第三时钟信号CLK3具有180°的相位差，第二时钟信号CLK2和第四时钟信号CLK4具有180°的相位差，并且第一时钟信号CLK1在相位上落后第四时钟信号CLK490°。另外，第二扫描开始信号STV_R是具有1.5H的脉冲宽度的脉冲信号，并且第二扫描开始信号STV_R的上升沿与第二时钟信号CLK2的上升沿同步。下面将参照图2、图3、图5A、5B、5C和5D以及图6A和6B描述根据本发明实施例的栅极驱动电路200的操作。图5A、5B、5C和5D是分别示意性示出如图2所示的栅极驱动电路200的第一级ST1、第二级ST2、第三级ST3和第四级ST4在正向扫描模式下的操作的时序图。每一级的操作包括5个阶段P1、P2、P3、P4和P5。下面描述第一级ST1的操作。在阶段P1，第一扫描开始信号STV_F的高电平被施加到输入端子INPUT，以使得第一晶体管M1被打开，以经由第二时钟端子CLKB’将第四时钟信号CLK4供给到第一节点PU。在阶段P1的后半段，第四时钟信号CLK4的高电平向第一电容器C1充电，以使得第六晶体管M6和第八晶体管M8被打开以经由栅极截止电压端子VSS将栅极截止电压供给到第二节点PD_CN和第三节点PD，并且第三晶体管M3被打开以准备经由输出端子OUTPUT向栅极线GL1输出高电平。在阶段P2，第一时钟信号CLK1的高电平被施加到第三时钟端子CLK，并且跨第一电容器C1的电压维持第三晶体管M3处于打开状态，以使得第一时钟信号CLK1的高电平经由第三晶体管M3供给到输出端子OUTPUT，并且输出到栅极线GL1。在阶段P3，第三级ST3输出的高电平（GL3）被施加到第一级ST1的复位端子RESET，以使得第四晶体管M4被打开以经由栅极截止电压端子VSS将栅极截止电压供给到输出端子OUTPUT，从而将输出到栅极线GL1的栅极信号拉低到低电平。同时，第二晶体管M2被打开以经由第四时钟端子CLK’将第二时钟信号CLK2供给到第一节点PU。在阶段P3的后半段，第二时钟信号CLK2的低电平供给到第一节点PU，以使得第一电容器C1放电。在阶段P4，各晶体管处于关闭状态，以使得输出端子OUTPUT被悬浮在低电平。输出到栅极线GL1的栅极信号处于低电平。在阶段P5，第三时钟信号CLK3的高电平被施加到第一时钟端子CLKB，以使得第九晶体管M9和第五晶体管M5被打开，以将第三时钟信号CLK3的高电平供给到第二节点PD_CN和第三节点PD。由于第三节点PD处于高电平，所以第十晶体管M10被打开以使第一电容器C1放电，并且第十一晶体管M11被打开以保持经由输出端子OUTPUT输出到栅极线GL1的栅极信号处于低电平。下面描述第二级ST2的操作。在阶段P1，第一扫描开始信号STV_F的高电平被施加到输入端子INPUT，以使得第一晶体管M1被打开，以经由第二时钟端子CLKB’将第一时钟信号CLK1供给到第一节点PU。在阶段P1的后半段，第一时钟信号CLK1的高电平向第一电容器C1充电，以使得第六晶体管M6和第八晶体管M8被打开以经由栅极截止电压端子VSS将栅极截止电压供给到第二节点PD_CN和第三节点PD，并且第三晶体管M3被打开以准备经由输出端子OUTPUT向栅极线GL2输出高电平。在阶段P2，第二时钟信号CLK2的高电平被施加到第三时钟端子CLK，并且跨第一电容器C1的电压维持第三晶体管M3处于打开状态，以使得第二时钟信号CLK2的高电平经由第三晶体管M3供给到输出端子OUTPUT，并且输出到栅极线GL2。在阶段P3，第四级ST4输出的高电平（GL4）被施加到第二级ST2的复位端子RESET，以使得第四晶体管M4被打开以经由栅极截止电压端子VSS将栅极截止电压供给到输出端子OUTPUT，从而将输出到栅极线GL2的栅极信号拉低到低电平。同时，第二晶体管M2被打开以经由第四时钟端子CLK’将第三时钟信号CLK3供给到第一节点PU。在阶段P3的后半段，第三时钟信号CLK3的低电平供给到第一节点PU，以使得第一电容器C1放电。在阶段P4，各晶体管处于关闭状态，以使得输出端子OUTPUT被悬浮在低电平。输出到栅极线GL2的栅极信号处于低电平。在阶段P5，第四时钟信号CLK4的高电平被施加到第一时钟端子CLKB，以使得第九晶体管M9和第五晶体管M5被打开，以将第四时钟信号CLK4的高电平供给到第二节点PD_CN和第三节点PD。由于第三节点PD处于高电平，所以第十晶体管M10被打开以使第一电容器C1放电，并且第十一晶体管M11被打开以保持经由输出端子OUTPUT输出到栅极线GL2的栅极信号处于低电平。下面描述第三级ST3的操作。在阶段P1，第一级ST1输出的高电平被施加到输入端子INPUT，以使得第一晶体管M1被打开，以经由第二时钟端子CLKB’将第二时钟信号CLK2供给到第一节点PU。在阶段P1的后半段，第二时钟信号CLK2的高电平向第一电容器C1充电，以使得第六晶体管M6和第八晶体管M8被打开以经由栅极截止电压端子VSS将栅极截止电压供给到第二节点PD_CN和第三节点PD，并且第三晶体管M3被打开以准备经由输出端子OUTPUT向栅极线GL3输出高电平。在阶段P2，第三时钟信号CLK3的高电平被施加到第三时钟端子CLK，并且跨第一电容器C1的电压维持第三晶体管M3处于打开状态，以使得第三时钟信号CLK3的高电平经由第三晶体管M3供给到输出端子OUTPUT，并且输出到栅极线GL3。在阶段P3，第五级ST5输出的高电平（GL5）被施加到第三级ST3的复位端子RESET，以使得第四晶体管M4被打开以经由栅极截止电压端子VSS将栅极截止电压供给到输出端子OUTPUT，从而将输出到栅极线GL3的栅极信号拉低到低电平。同时，第二晶体管M2被打开以经由第四时钟端子CLK’将第四时钟信号CLK4供给到第一节点PU。在阶段P3的后半段，第四时钟信号CLK4的低电平供给到第一节点PU，以使得第一电容器C1放电。在阶段P4，各晶体管处于关闭状态，以使得输出端子OUTPUT被悬浮在低电平。输出到栅极线GL3的栅极信号处于低电平。在阶段P5，第一时钟信号CLK1的高电平被施加到第一时钟端子CLKB，以使得第九晶体管M9和第五晶体管M5被打开，以将第一时钟信号CLK1的高电平供给到第二节点PD_CN和第三节点PD。由于第三节点PD处于高电平，所以第十晶体管M10被打开以使第一电容器C1放电，并且第十一晶体管M11被打开以保持经由输出端子OUTPUT输出到栅极线GL3的栅极信号处于低电平。下面描述第四级ST4的操作。在阶段P1，第二级ST2输出的高电平被施加到输入端子INPUT，以使得第一晶体管M1被打开，以经由第二时钟端子CLKB’将第三时钟信号CLK3供给到第一节点PU。在阶段P1的后半段，第三时钟信号CLK3的高电平向第一电容器C1充电，以使得第六晶体管M6和第八晶体管M8被打开以经由栅极截止电压端子VSS将栅极截止电压供给到第二节点PD_CN和第三节点PD，并且第三晶体管M3被打开以准备经由输出端子OUTPUT向栅极线GL4输出高电平。在阶段P2，第四时钟信号CLK4的高电平被施加到第三时钟端子CLK，并且跨第一电容器C1的电压维持第三晶体管M3处于打开状态，以使得第四时钟信号CLK4的高电平经由第三晶体管M3供给到输出端子OUTPUT，并且输出到栅极线GL4。在阶段P3，第六级ST6输出的高电平（GL6）被施加到第四级ST4的复位端子RESET，以使得第四晶体管M4被打开以经由栅极截止电压端子VSS将栅极截止电压供给到输出端子OUTPUT，从而将输出到栅极线GL4的栅极信号拉低到低电平。同时，第二晶体管M2被打开以经由第四时钟端子CLK’将第一时钟信号CLK1供给到第一节点PU。在阶段P3的后半段，第一时钟信号CLK1的低电平供给到第一节点PU，以使得第一电容器C1放电。在阶段P4，各晶体管处于关闭状态，以使得输出端子OUTPUT被悬浮在低电平。输出到栅极线GL4的栅极信号处于低电平。在阶段P5，第二时钟信号CLK2的高电平被施加到第一时钟端子CLKB，以使得第九晶体管M9和第五晶体管M5被打开，以将第二时钟信号CLK2的高电平供给到第二节点PD_CN和第三节点PD。由于第三节点PD处于高电平，所以第十晶体管M10被打开以使第一电容器C1放电，并且第十一晶体管M11被打开以保持经由输出端子OUTPUT输出到栅极线GL4的栅极信号处于低电平。为了简单起见，后续级的操作的描述被省略。将理解的是，虽然在上文的实施例中第一扫描开始信号STV_F被描述为具有1.5H的脉冲宽度，但是在其他实施例中，第一扫描开始信号STV_F可以具有1H的脉冲宽度。图6A和6B是分别示意性示出如图2所示的栅极驱动电路200（n=8）的第八级和第七级在反向扫描模式下的操作的时序图。每一级的操作包括5个阶段P1、P2、P3、P4和P5。下面描述第八级ST8的操作。在阶段P1，STV_R的高电平被施加到复位端子RESET，以使得第二晶体管M2被打开，以经由第四时钟端子CLK’将第一时钟信号CLK1供给到第一节点PU。在阶段P1的后半段，第一时钟信号CLK1的高电平向第一电容器C1充电，以使得第六晶体管M6和第八晶体管M8被打开以经由栅极截止电压端子VSS将栅极截止电压供给到第二节点PD_CN和第三节点PD，并且第三晶体管M3被打开以准备经由输出端子OUTPUT向栅极线GL8输出高电平。在阶段P2，第四时钟信号CLK4的高电平被施加到第三时钟端子CLK，并且跨第一电容器C1的电压维持第三晶体管M3处于打开状态，以使得第四时钟信号CLK4的高电平经由第三晶体管M3供给到输出端子OUTPUT，并且输出到栅极线GL8。在阶段P3，第六级ST6输出的高电平（GL6）被施加到第八级ST8的输入端子INPUT，以使得第七晶体管M7被打开以经由栅极截止电压端子VSS将栅极截止电压供给到输出端子OUTPUT，从而将输出到栅极线GL8的栅极信号拉低到低电平。同时，第一晶体管M1被打开以经由第二时钟端子CLKB’将第三时钟信号CLK3供给到第一节点PU。在阶段P3的后半段，第三时钟信号CLK3的低电平供给到第一节点PU，以使得第一电容器C1放电。在阶段P4，各晶体管处于关闭状态，以使得输出端子OUTPUT被悬浮在低电平。输出到栅极线GL8的栅极信号处于低电平。在阶段P5，第二时钟信号CLK2的高电平被施加到第一时钟端子CLKB，以使得第九晶体管M9和第五晶体管M5被打开，以将第二时钟信号CLK2的高电平供给到第二节点PD_CN和第三节点PD。由于第三节点PD处于高电平，所以第十晶体管M10被打开以使第一电容器C1放电，并且第十一晶体管M11被打开以保持经由输出端子OUTPUT输出到栅极线GL8的栅极信号处于低电平。下面描述第七级ST7的操作。在阶段P1，STV_R的高电平被施加到复位端子RESET，以使得第二晶体管M2被打开，以经由第四时钟端子CLK’将第四时钟信号CLK4供给到第一节点PU。在阶段P1的后半段，第四时钟信号CLK4的高电平向第一电容器C1充电，以使得第六晶体管M6和第八晶体管M8被打开以经由栅极截止电压端子VSS将栅极截止电压供给到第二节点PD_CN和第三节点PD，并且第三晶体管M3被打开以准备经由输出端子OUTPUT向栅极线GL7输出高电平。在阶段P2，第三时钟信号CLK3的高电平被施加到第三时钟端子CLK，并且跨第一电容器C1的电压维持第三晶体管M3处于打开状态，以使得第三时钟信号CLK3的高电平经由第三晶体管M3供给到输出端子OUTPUT，并且输出到栅极线GL7。在阶段P3，第五级ST5输出的高电平（GL5）被施加到第七级ST7的输入端子INPUT，以使得第七晶体管M7被打开以经由栅极截止电压端子VSS将栅极截止电压供给到输出端子OUTPUT，从而将输出到栅极线GL7的栅极信号拉低到低电平。同时，第一晶体管M1被打开以经由第二时钟端子CLKB’将第二时钟信号CLK2供给到第一节点PU。在阶段P3的后半段，第二时钟信号CLK2的低电平供给到第一节点PU，以使得第一电容器C1放电。在阶段P4，各晶体管处于关闭状态，以使得输出端子OUTPUT被悬浮在低电平。输出到栅极线GL7的栅极信号处于低电平。在阶段P5，第一时钟信号CLK1的高电平被施加到第一时钟端子CLKB，以使得第九晶体管M9和第五晶体管M5被打开，以将第一时钟信号CLK1的高电平供给到第二节点PD_CN和第三节点PD。由于第三节点PD处于高电平，所以第十晶体管M10被打开以使第一电容器C1放电，并且第十一晶体管M11被打开以保持经由输出端子OUTPUT输出到栅极线GL7的栅极信号处于低电平。为了简单起见，后续级的操作的描述被省略。将理解的是，虽然在上文的实施例中第二扫描开始信号STV_R被描述为具有1.5H的脉冲宽度，但是在其他实施例中，第二扫描开始信号STV_R可以具有1H的脉冲宽度。根据本发明的实施例，可以通过利用第一扫描开始信号STV_F和第二扫描开始信号STV_R并通过改变时钟信号的时序来使得栅极驱动电路能够实现正向扫描和反向扫描，而不需要附加的信号线。鉴于前面的描述并结合阅读附图，对前述本发明的示例性实施例的各种修改和改动对于相关领域的技术人员可以变得显而易见。任何和所有修改仍将落入本发明的非限制性和示例性实施例的范围内。此外，属于本发明的这些实施例所属领域的技术人员，在得益于前面的描述和相关附图所给出的教导后，将会想到在此描述的本发明的其他实施例。因此，应当理解，本发明的实施例并不限于所公开的特定实施例，并且修改和其他的实施例也意图被包含在所附权利要求书的范围内。尽管此处使用了特定术语，但是它们仅在通用和描述性意义上使用，而非为了限制的目的。