GOA电路的制作方法

本发明涉及驱动技术领域，特别涉及一种GOA电路。

背景技术：

传统的GOA(Gate driver On Array)技术方案，一般是在现有的薄膜晶体管阵列基板的制程中，将扫描驱动电路形成在阵列基板上，以实现对该薄膜晶体管阵列基板上的像素阵列逐行扫描。

随着低温多晶硅(LTPS)半导体薄膜晶体管的发展，由于LTPS半导体本身超高载流子迁移率的特性，相应的面板周边集成电路也成为大家关注的焦点，并且System on Panel(SOP)的相关技术研究成为热点。

在给像素充电后，薄膜晶体管的栅极关闭瞬间，会因为栅极与漏极之间的电容耦合发生馈通(Feedthrough)现象，导致像素实际充入的电压与数据线上的电压有差异。虽然可以通过调整公共电压来补偿这个差异，但是在制程出现偏差时，由于馈通电压越大，制程偏差导致的公共电压的不均就会越明显。

因此降低像素充电时的馈通电压对提升面板显示均一性有很大意义。目前，部分用于栅极驱动的外接集成电路(Gate IC)能够输出具有两个下降沿的输出信号，以降低馈通电压，但对于GOA电路并不适用。GOA电路只能输出具有一个下降沿的输出信号，TFT的栅极关闭瞬间由恒压高电位VGH直接降低至恒压低电位VGL，不能降低像素充电时的馈通电压，不利于提升液晶面板的显示均一性。

故，有必要提出一种GOA电路，以解决上述技术问题。

技术实现要素：

本发明的目的在于提供一种GOA电路，以解决现有技术中现有GOA电路的输出端无法输出具有两个下降沿的波形信号，导致面板的均一性较差的技术问题。

为解决上述问题，本发明的技术方案如下：

一种GOA电路，其包括：

至少两个相互级联的GOA单元，其中第N级GOA单元包括：

第一公共信号输入端、第二公共信号输入端、高电平输入端、低电平输入端、第一时钟信号输出端、第三公共信号输入端、第四公共信号输入端、第二时钟信号输出端；第N-1级信号输入端、第N+1级信号输入端、第一控制端、第二控制端、下拉点、第一时钟信号输入端、第二时钟信号输入端、第一输出端、控制点；

所述第N级GOA单元还包括：

信号产生模块，分别与所述第一公共信号输入端、所述第二公共信号输入端、所述高电平输入端、所述低电平输入端、所述第一时钟信号输出端、所述第三公共信号输入端、所述第四公共信号输入端、以及所述第二时钟信号输出端连接，用于生成第一时钟信号和第二时钟信号；所述第一时钟信号的波形和所述第二时钟信号的波形都具有两个下降沿；

上拉控制模块，分别与所述第N-1级信号输入端、所述第N+1级信号输入端、所述第一控制端、所述第二控制端、以及所述第一时钟信号输入端连接，用于控制级传信号的输出、上拉所述下拉点的电位以及在所述第一输出端处于充电状态时，下拉所述控制点的电位；

上拉模块，分别与所述第二时钟信号输入端、所述第一输出端、所述下拉点连接，用于对所述第一输出端进行充电；

下拉模块，分别与所述高电平输入端、所述第二时钟信号输入端、所述上拉控制模块连接，并与所述上拉模块共同连接于所述下拉点，用于在所述第一输出端处于非充电状态时，下拉所述下拉点的电位；

下拉控制模块，分别与所述高电平输入端、所述低电平输出端连接，并与所述上拉控制模块、所述上拉模块连接；并与所述下拉模块共同连接于所述控制点，用于在所述第一输出端处于非充电状态时，下拉所述第一输出端的电位；其中N为正整数。

本发明的GOA电路，由于在现有的GOA电路的基础上增加了信号产生模块，通过该信号产生模块生成具有两个下降沿的时钟信号，进一步使得输出信号具有两个下降沿，从而降低了馈通电压，提高了面板的均一性。

【附图说明】

图1为现有的GOA电路的电路图；

图2为现有的GOA电路的时序图；

图3为本发明第一种第一信号产生模块的电路图；

图4为本发明第一种第二信号产生模块的电路图；

图5为本发明的GOA电路中各时钟信号的时序图；

图6为本发明第二种第一信号产生模块的电路图；

图7为本发明第二种第二信号产生模块的电路图；

图8为本发明的GOA电路的时序图。

【具体实施方式】

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。

本发明的GOA驱动电路适用于显示面板，例如TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板)、OLED(Organic Light Emitting Diode，有机发光二极管显示面板)等，本发明的GOA驱动电路用于向显示面板提供驱动信号(扫描信号)。

参考图1，图1为现有的GOA电路的电路图。

本实施例的GOA电路包括至少两个相互级联的GOA单元，设N为正整数，其中第N级GOA单元包括：

高电平输入端、低电平输入端；第N-1级信号输入端、第N+1级信号输入端、第一控制端、第二控制端、下拉点Q、第一时钟信号输入端、第二时钟信号输入端、第一输出端、控制点P；

高电平输入端输入的电压为VGH、低电平输入端输入的电压为VGL、第N-1级信号输入端输入的信号为G(N-1)、第N+1级信号输入端输入的信号为G(N+1)、第一控制端输入的信号为U2D、第二控制端输入的信号为D2U、下拉点Q、第一时钟信号输入端输入的信号为CK1或者CK2、第二时钟信号输入端输入的信号为CK2或者CK1、第一输出端的信号为G(N)、控制点P；

其中，所述第N-1级信号输入端与第N-1级的GOA单元的第一输出端相连；所述第N+1级信号输入端与第N+1级的GOA单元的第一输出端相连；

以第一级与最后一级GOA单元以外的GOA单元为例，如图1所示，所述第N级GOA单元还包括：上拉控制模块100、上拉模块200、下拉模块300、下拉控制模块400；

上拉控制模块200，分别与所述第N-1级信号输入端、第N+1级信号输入端、第一控制端、第二控制端、第一时钟信号输入端连接，上拉控制模块200用于控制级传信号的输出，上拉所述下拉点的电位以及在所述第一输出端处于充电状态时，下拉所述控制点的电位；该级传信号为G(N+1)或者G(N-1)；

上拉模块200，分别与所述第二时钟信号输入端、第一输出端、所述下拉点连接，上拉模块200用于对所述第一输出端进行充电；

下拉模块300，分别与所述高电平输入端、所述第二时钟信号输入端、所述上拉控制模块100连接，并与所述上拉模块200共同连接于所述下拉点，下拉模块300用于在所述第一输出端处于非充电状时，下拉所述下拉点的电位；

下拉控制模块400，分别与所述高电平输入端、所述低电平输出端连接，并与所述上拉控制模块100、上拉模块200连接；并与所述下拉模块300共同连接于所述控制点，用于在所述第一输出端处于非充电状态时，下拉所述第一输出端的电位。

当正向扫描时，正向扫描控制信号U2D为高电平，反向扫描控制信号D2U为低电平，当扫描第1行时，该第N-1级信号输入端输入的信号为STV。当反向扫描时，正向扫描控制信号U2D为低电平，反向扫描控制信号D2U为高电平，当扫描最后一行时，该第N+1级信号输入端输入的信号为STV。

如图2所示，CK1、CK2表示第一时钟信号和第二时钟信号，以4级GOA单元为例，G(1)至G(4)表示每一级GOA单元的第一输出端输出的信号；

其中第1级GOA单元的上拉控制模块100的第一时钟信号输入端接入CK1，上拉模块200、下拉模块300的第二时钟信号输入端接CK2；第2级GOA单元的的上拉控制模块100的第一时钟信号输入端接入CK2，上拉模块200、下拉模块300的第二时钟信号输入端接CK1；第3级GOA单元的上拉控制模块100的第一时钟信号输入端接入CK1，上拉模块200、下拉模块300的第二时钟信号输入端接CK2；第4级GOA单元的的上拉控制模块的第一时钟信号输入端100接入CK2，上拉模块200、下拉模块300的第二时钟信号输入端接CK1。

以第1行为例，当U2D和D2U其中一个为高电平时，且CK1为高电平时，Q点为高电位；当CK1为低电平、CK2为高电平时，G(1)输出为高电平；当CK1为高电平、且CK2为低电平时，G(1)输出为低电平，也即等于VGL，其余行与此类似。

由图2不难看出，GOA电路只能输出具有一个下降沿的输出信号，TFT的栅极关闭瞬间，G(n)的电压由恒压高电位VGH直接降低至恒压低电位VGL，不能降低像素充电时的馈通电压，从而导致液晶面板的显示均一性较差。

本发明的GOA电路，包括：至少两个相互级联的GOA单元，在现有的GOA单元基础上，本发明的第N级GOA单元还包括第一公共信号输入端、第二公共信号输入端；第一时钟信号输出端、第三公共信号输入端、第四公共信号输入端、第二时钟信号输出端；

所述第一公共信号输入端输入的信号为CKA、第二公共信号输入端输入的信号为CKB、第一时钟信号输出端输出的信号为CK1、第三公共信号输入端输入的信号为CKC、第四公共信号输入端输入的信号为CKD、第二时钟信号输出端输出的信号为CK2；

当N为奇数时，所述第一时钟信号输入端连接所述第一时钟信号输出端；所述第二时钟信号输入端连接所述第二时钟信号输出端；当N为偶数时，所述第一时钟信号输入端连接所述第二时钟信号输出端；所述第二时钟信号输入端连接所述第一时钟信号输出端；

所述第N级GOA单元还包括：

信号产生模块，分别与所述第一公共信号输入端、所述第二公共信号输入端、所述高电平输入端、所述低电平输入端、所述第一时钟信号输出端、所述第三公共信号输入端、第四公共信号输入端、以及所述第二时钟信号输出端连接，用于生成第一时钟信号和第二时钟信号；所述第一时钟信号的波形和所述第二时钟信号的波形都具有两个下降沿；

所述信号产生模块包括第一信号产生模块和第二信号产生模块；

所述第一信号产生模块，分别与所述第一公共信号输入端、所述第二公共信号输入端、所述高电平输入端、所述低电平输入端、所述第一时钟信号输出端连接；所述第一信号产生模块用于生成第一时钟信号CK1；

所述第二信号产生模块，分别与所述第三公共信号输入端、第四公共信号输入端、所述高电平输入端、所述低电平输入端、以及所述第二时钟信号输出端连接；用于生成第二时钟信号CK2；

参考图3，图3为本发明第一种第一信号产生模块的电路图。

如图3所示，本发明的第一种第一信号产生模块10包括：

第一薄膜晶体管T1，其包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一公共信号输入端11连接，所述第一源极与所述高电平输入端12连接，所述第一漏极与所述第一时钟信号输出端13连接；

第一电容C1，所述第一电容C1的一端与所述第一栅极连接，所述第一电容C1的另一端与所述第一漏极连接；

第二薄膜晶体管T2，其包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第二公共信号输入端14连接，所述第二源极与所述低电平输入端15连接，所述第二漏极与所述第一漏极连接。

参考图4，图4为本发明第一种第二信号产生模块的电路图

如图4所示，本发明的第一种所述第二信号产生模块20包括：

第三薄膜晶体管T3，其包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第三公共信号输入端21连接，所述第三源极与所述高电平输入端22连接，所述第三漏极与所述第二时钟信号输出端23连接；

第二电容C2，所述第二电容C2的一端与所述第三栅极连接，所述第二电容C2的另一端与所述第三漏极连接；

第四薄膜晶体管T4，其包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第四公共信号输入端24连接，所述第四源极与所述低电平输入端25连接，所述第四漏极与所述第三漏极连接。

如图5所示，结合图3、4，当CKA为高电平、CKB为低电平时，第一薄膜晶体管T1闭合，第二薄膜晶体管T2断开，使得CK1输出为高电平，也即等于VGH，比如t1-t2时段的CK1波形所示；当CKA为低电平、CKB为低电平时，第一薄膜晶体管T1和第二薄膜晶体管T2都断开，由于电容C1的耦合的作用，使得CK1会被拉低到一个介于VGH和VGL的电压；也即CK1出现第1次下降，比如t2-t3时段的CK1波形所示；当CKA为低电平，CKB为高电平时，第一薄膜晶体管T1断开，第二薄膜晶体管T2闭合，CK1为低电平，也即等于VGL，比如t3-t5时段的CK1波形所示，CK1信号出现第二次下降，由此可见CK1具有两个下降沿。

可以理解的是，当CKC为高电平、CKD为低电平时，使得CK2输出为高电平，也即等于VGH，比如t3-t4时段的CK2波形所示；当CKC为低电平、CKD为低电平时，由于电容C2的耦合的作用，使得CK2会被拉低到一个介于VGH和VGL的电压；也即CK2出现第1次下降，比如t4-t5时段的CK2波形所示；当CKC为低电平，CKD为高电平时，CK2为低电平，也即等于VGL，比如t5-t6时段的CK2波形所示，CK2信号出现第二次下降，由此可见CK2具有两个下降沿。

参考图6，图6为本发明第二种第一信号产生模块的电路图。

如图6所示，本发明第二种第一信号产生模块30包括：

第五薄膜晶体管T5，其包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一公共信号输入端31连接，所述第五源极与所述高电平输入端32连接，所述第五漏极与所述第一时钟信号输出端33连接；

第六薄膜晶体管T6，其包括第六栅极、第六源极和第六漏极，所述第六栅极与所述第二公共信号输入端34连接，所述第六源极通过第一电阻R1与所述低电平输入端35连接，所述第六漏极与所述第五漏极连接。

参考图7，图7为本发明第二种第二信号产生模块的电路图。

如图7所示，本发明的第二种所述第二信号产生模块40包括：

第七薄膜晶体管T7，其包括第七栅极、第七源极和第七漏极，所述第七栅极与所述第三公共信号输入端41连接，所述第七源极与所述高电平输入端42连接，所述第七漏极与所述第二时钟信号输出端43连接；

第八薄膜晶体管T8，其包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第四公共信号输入端44连接，所述第八源极通过第二电阻R2与所述低电平输入端45连接，所述第八漏极与所述第七漏极连接。

结合图6和7以及图5，当CKA为高电平、CKB为低电平时，第一薄膜晶体管T1闭合，第二薄膜晶体管T2断开，使得CK1输出为高电平，也即等于VGH，比如t1-t2时段的CK1的波形所示；当CKA为低电平、CKB为低电平时，第一薄膜晶体管T1和第二薄膜晶体管T2都断开，由于电阻R1的分压作用，使得CK1会被拉低到一个介于VGH和VGL的电压；也即CK1出现第1次下降，比如t2-t3时段的CK1的波形所示；当CKA为低电平，CKB为高电平时，第一薄膜晶体管T1断开，第二薄膜晶体管T2闭合，CK1为低电平，也即等于VGL，比如t3-t5时段的CK1的波形所示，CK1信号出现第二次下降，由此可见CK1具有两个下降沿。第二信号产生模块的原理与此类似，在此不再赘述。

也即，本发明的GOA单元可以包括上述任意一种第一信号产生模块和第二信号产生模块；此外还包括上拉控制模块、上拉模块、下拉模块、下拉控制模块；

返回图1，所述上拉控制模块100具有控制输出端，所述上拉控制模块100包括：第九薄膜晶体管T9、第十薄膜晶体管T10、第十一薄膜晶体管T11；

第九薄膜晶体管T9，其包括第九栅极、第九源极和第九漏极，所述第九栅极与所述第一控制端连接，所述第九源极与所述第N-1级信号输入端连接；所述第一控制端输入的信号为U2D；所述第二控制端输入的信号为D2U；

第十薄膜晶体管T10，其包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第二控制端连接，所述第十源极与所述第N+1级信号输入端连接，所述第十漏极与所述第九漏极连接；

第十一薄膜晶体管T11，其包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极与所述第一时钟信号输入端连接，所述第十一源极与所述第九漏极连接；

当N为奇数时，所述第一时钟信号输入端连接所述第一时钟信号输出端，也即与第一信号产生模块连接；当N为偶数时，所述第一时钟信号输入端连接所述第二时钟信号输出端，也即与第二信号产生模块连接。

所述上拉模块200包括：第十二薄膜晶体管T12和第三电容；

第十二薄膜晶体管T12，其包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极与所述下拉点Q连接，所述第十二源极与所述第二时钟信号输入端连接，所述第十二漏极与所述第一输出端连接，当N为奇数时，所述第二时钟信号输入端连接所述第二时钟信号输出端，也即与第二信号产生模块连接；当N为偶数时，所述第二时钟信号输入端连接所述第一时钟信号输出端，也即与第一信号产生模块连接。

第三电容C3，所述第三电容C3的一端与所述下拉点连接，所述第三电容C3的另一端与所述第十二漏极连接。

所述下拉控制模块400包括：第十三薄膜晶体管T13、第十四薄膜晶体管T14、第十五薄膜晶体管T15、第四电容C4；

第十三薄膜晶体管T13，其包括第十三栅极、第十三源极和第十三漏极，所述第十三栅极与所述第十一漏极连接，所述第十三源极与所述第一时钟信号输入端连接，所述第十三漏极与所述控制点P连接；

第十四薄膜晶体管T14，其包括第十四栅极、第十四源极和第十四漏极，所述第十四栅极与所述第十三源极连接，所述第十四源极与所述高电平输入端连接，所述第十四漏极与所述控制点P连接；

第十五薄膜晶体管T15，其包括第十五栅极、第十五源极和第十五漏极，所述第十五栅极与所述控制点P连接，所述第十五源极与所述低电平输入端连接，所述第十五漏极与所述第一输出端连接；

第四电容C4，所述第四电容C4的一端与所述控制点P连接，所述第四电容的C4另一端与所述第十五漏极连接。

所述下拉模块300包括：

第十六薄膜晶体管T16，其包括第十六栅极、第十六源极和第十六漏极，所述第十六栅极与所述高电平输入端连接，所述第十六源极与所述十一漏极连接，所述第十六漏极与所述下拉点Q连接；

第十七薄膜晶体管T17，其包括第十七栅极、第十七源极和第十七漏极，所述第十七栅极与所述第二时钟信号输入端连接，所述第十七源极与所述十六源极连接；

第十八薄膜晶体管T18，其包括第十八栅极、第十八源极和第十八漏极，所述第十八栅极与所述控制点连接，所述第十八源极与所述十七漏极连接；所述第十八漏极与所述低电平输入端连接。

如图8所示，以正向扫描且以第1级GOA单元为例，当STV输出为高电平、且CK1也为高电平时，上拉控制模块100工作。CK1将P点的电位拉高，STV将Q点的电位拉高；在下一个时序(t1-t3时刻)，CK1为低电平，CK2为高电平，由于Q点为高电平，因此将P点的电位拉低，同时Q点保持在高电位。

当Q点在高电位时，上拉模块200工作，将CK2输出到G(1)，也即G(1)的电位等于CK2的电位，G(1)也出现两个下降沿。当P点的电位为高电平，CK2也为高电平时，通过下拉模块300将Q点拉到低电位。当CK1为高电平时，将P点的电位拉高，由于薄膜晶体管T15闭合，将G(1)的电位拉低，也即等于VGL。其余级GOA单元的输出波形与第1级类似。

本发明的GOA电路，只需要调整CKA、CKB、CKC、CKD的时序，就可以获得具有两次下降沿的CK1和CK2信号，从而可以使Gate输出具有两次下降沿的波形。

由于馈通电压是Gate(像素的薄膜晶体管)关闭的瞬间(也即G(n)变为低电平瞬间)，栅极G与漏极D极间的耦合造成的，馈通电压具体如公式1所示：

V_f＝C_gd×(V_g1-V_g2)/(C_gs+C_lc+C_st)； 公式1

其中V_f为馈通电压，C_gd是像素(Pixel)中TFT器件的栅极与漏极之间的电容，C_lc是Pixel的液晶电容，C_st是Pixel的存储电容；V_g1是Pixel中TFT关闭之前的Gate电压，V_g2是Pixel中TFT关闭之后的Gate电压，即VGL。由于现有的G(n)只有一个下降沿，因此现有的电路的V_g1等于VGH，而本发明由于可以将Pixel关闭之前的Gate电压降低到介于VGH和VGL之间的某一电压值，使得V_g1小于VGH，从而减小了V_g1与V_g2之间的差值，从而可以降低Pixel关闭时造成的馈通电压。

本发明的GOA驱动电路，由于在现有的GOA电路的基础上增加了信号产生模块，通过该信号产生模块产生具有两个下降沿的时钟信号，进一步使得输出信号具有两个下降沿，从而降低了馈通电压，提高了面板的均一性。

综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。