移位寄存器及其驱动方法、栅极驱动装置以及显示装置与流程

本发明涉及显示技术领域，具体地，涉及移位寄存器及其驱动方法、栅极驱动装置、阵列基板以及显示装置。

背景技术：

目前，在液晶显示装置中，栅极驱动装置通常集成在薄膜晶体管阵列基板上以形成GOA(Gate driver on Array)电路，以向液晶显示装置的像素阵列的栅线提供驱动信号。通常，GOA电路可包括多个级联的移位寄存器。每一级移位寄存器的输出信号成为所连接的栅线的驱动信号。

GOA电路的驱动信号通常包括时钟信号CLK、工作电压信号Vdd、公共连接端电压信号Vss和启动信号STV，相应的信号线从逻辑电路板PCB通过柔性电路连接到GOA电路的每一个移位寄存器上。通常，GOA电路的输入信号线被设置在液晶显示面板的边缘位置。另外，GOA电路可以使用单工作电压或者双工作电压。

技术实现要素：

本发明的实施例提供了一种移位寄存器及其驱动方法、栅极驱动装置、阵列基板以及显示装置，其能够利用电压信号传输启动信号，从而无需专门的启动信号线。

根据本发明的第一个方面，提供了一种移位寄存器。该移位寄存器包括输入模块、复位模块、输出模块、第一下拉控制模块和第二下拉控制模块。输入模块与第一电压信号端、第二电压信号端和第一节点连接，并被配置为根据来自第一电压信号端的第一电压信号和来自第二电压信号端的第二电压信号，控制第一节点的电压。复位模块与复位信号端、第三电压信号端、第一节点和输出端连接，并被配置为根据来自复位信号端的复位信号，对第一节点和输出端进行复位。输出模块与第一节点、时钟信号端和输出端连接，并被配置为在第一节点的电压的控制下，将来自时钟信号端的时钟信号提供给输出端。第一下拉控制模块与第一电压信号端、第一节点、第三电压信号端和输出端连接，并被配置为响应于第一节点的电压是非有效电压，根据第一电压信号，将来自第三电压信号端的第三电压信号提供给输出端。第二下拉控制模块与第二电压信号端、第一节点、第三电压信号端和输出端连接，并被配置为响应于第一节点的电压是非有效电压，根据第二电压信号，将第三电压信号提供给输出端。

在本发明的实施例中，输入模块可包括第一晶体管。第一晶体管的控制极与第一电压信号端连接，第一极与第二电压信号端连接，第二极与第一节点连接。

在本发明的实施例中，输入模块可包括第二晶体管。第二晶体管的控制极与第二电压信号端连接，第一极与第一电压信号端连接，第二极与第一节点连接。

在本发明的实施例中，输入模块可包括第一晶体管和第二晶体管。第一晶体管的控制极与第一电压信号端连接，第一极与第二电压信号端连接，第二极与第一节点连接。第二晶体管的控制极与第二电压信号端连接，第一极与第一电压信号端连接，第二极与第一节点连接。

在本发明的实施例中，复位模块可包括第三晶体管。第三晶体管的控制极与复位信号端连接，第一极与第三电压信号端连接，第二极与第一节点连接。

在本发明的实施例中，复位模块还可包括第四晶体管。第四晶体管的控制极与复位信号端连接，第一极与第三电压信号端连接，第二极与输出端连接。

在本发明的实施例中，复位模块还可包括第五晶体管和第六晶体管。第五晶体管的控制极与复位信号端连接，第一极与第一电压信号端连接，第二极与第一下拉控制模块连接。第六晶体管的控制极与复位信号端连接，第一极与第二电压信号端连接，第二极与第二下拉控制模块连接。

在本发明的实施例中，输出模块可包括第七晶体管。第七晶体管的控制极与第一节点连接，第一极与时钟信号端连接，第二极与输出端连接。

在本发明的实施例中，输出模块还可包括电容器。该电容器连接在第七晶体管的控制极与第二极之间。

在本发明的实施例中，第一下拉控制模块可包括第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管和第十三晶体管。第八晶体管的控制极和第一极与第一电压信号端连接，第二极与第九晶体管的控制极连接。第九晶体管的第一极与第一电压信号端连接，第二极与第二节点连接。第十晶体管的控制极与第一节点连接，第一极与第三电压信号端连接，第二极与第二节点连接。第十一晶体管的控制极与第一节点连接，第一极与第三电压信号端连接，第二极与第九晶体管的控制极连接。第十二晶体管的控制极与第二节点连接，第一极与第三电压信号端连接，第二极与第一节点连接。第十三晶体管的控制极与第二节点连接，第一极与第三电压信号端连接，第二极与输出端连接。

在本发明的实施例中，第二下拉控制模块可包括第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管。第十四晶体管的控制极和第一极与第二电压信号端连接，第二极与第十五晶体管的控制极连接。第十五晶体管的第一极与第二电压信号端连接，第二极与第三节点连接。第十六晶体管的控制极与第一节点连接，第一极与第三电压信号端连接，第二极与第三节点连接。第十七晶体管的控制极与第一节点连接，第一极与第三电压信号端连接，第二极与第十五晶体管的控制极连接。第十八晶体管的控制极与第三节点连接，第一极与第三电压信号端连接，第二极与第一节点连接。第十九晶体管的控制极与第二节点连接，第一极与第三电压信号端连接，第二极与输出端连接。

在本发明的实施例中，晶体管可以是N型晶体管或P型晶体管。

根据本发明的第二个方面，提供了一种驱动如上所述的移位寄存器的驱动方法。在该驱动方法中，向第一电压信号端和第二电压信号端之一提供有效电压信号。在第一时间段，向第一电压信号端和第二电压信号端的另一个提供有效的启动信号，向时钟信号端提供高电平的时钟信号，使得第一节点的电压到达有效电压，启用输出模块，输出端输出高电平的时钟信号。在第二时间段，向复位信号端提供有效复位信号，使得第一节点的电压变成非有效电压，禁用输出模块，输出端输出低电平信号。在随后的时间段，控制第一节点的电压维持在非有效电压，禁用输出模块，输出端输出低电平信号。

在本发明的实施例中，向第一电压信号端提供有效电压信号，向第二电压信号端提供启动信号。

在本发明的实施例中，向第二电压信号端提供有效电压信号，向第一电压信号端提供启动信号。

根据本发明的第三个方面，提供了一种栅极驱动装置。该栅极驱动装置包括多个级联的移位寄存器，其中，第一级移位寄存器是如上所述的移位寄存器。在该栅极驱动装置中，各级移位寄存器的输出端与下一级移位寄存器的输入端连接，各级移位寄存器的复位信号端与下一级移位寄存器的输出端连接。除了第一级移位寄存器以外的其它级移位寄存器的输出端与栅线连接。

根据本发明的第四个方面，提供了一种阵列基板，其包括如上所述的栅极驱动装置。

根据本发明的第五个方面，提供了一种显示装置，其包括如上所述的阵列基板。

根据本发明的实施例的移位寄存器能够利用两个工作电压信号传输启动信号，无需专门的启动信号线，从而节省了布线空间。

附图说明

为了更清楚地说明本发明的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本发明的一些实施例，而非对本发明的限制，其中：

图1是根据本发明的实施例的移位寄存器的示意性框图；

图2是根据本发明的实施例的移位寄存器中的输入模块的第一示例的电路图；

图3是根据本发明的实施例的移位寄存器中的输入模块的第二示例的电路图；

图4是根据本发明的实施例的移位寄存器中的输入模块的第三示例的电路图；

图5是根据本发明的实施例的移位寄存器的示例性电路图；

图6是如图5所示的移位寄存器的各信号的时序图；

图7是根据本发明的实施例的驱动移位寄存器的驱动方法的示意性流程图；

图8是根据本发明的实施例的栅极驱动装置的示意性结构图；

图9是图8所示的栅极驱动装置中在非启动行的移位寄存器的示例性电路图；

图10是如图9所示的移位寄存器的各信号的时序图。

具体实施方式

为了使本发明的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本发明的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本发明保护的范围。

图1示出了根据本发明的实施例的移位寄存器100的示意性框图。如图1所示，移位寄存器100可包括输入模块101、复位模块102、输出模块103、第一下拉控制模块104和第二下拉控制模块105。

输入模块101可与第一电压信号端V1、第二电压信号端V2和第一节点PU连接。输入模块101可根据来自第一电压信号端V1的第一电压信号Vdd1和来自第二电压信号端V2的第二电压信号Vdd2，控制第一节点PU的电压。通过配置输入模块101，第一节点PU的电压可与第一电压信号Vdd1或第二电压信号Vdd2的电压相同。

复位模块102可与复位信号端RESET、第三电压信号端V3、第一节点PU和输出端OUT连接。复位模块102可根据来自复位信号端RESET的复位信号Reset，对第一节点PU和输出端OUT进行复位。

输出模块103可与第一节点PU、时钟信号端CLK和输出端OUT连接。输出模块103可在第一节点PU的电压的控制下，将来自时钟信号端CLK的时钟信号提供给输出端OUT。

第一下拉控制模块104可与第一电压信号端V1、第一节点PU、第三电压信号端V3和输出端OUT连接。第一下拉控制模块104可响应于第一节点PU的电压是非有效电压，根据第一电压信号Vdd1，将来自第三电压信号端V3的第三电压信号Vss提供给输出端OUT。

在本发明的实施例中，非有效电压是指禁用输出模块103的电压。在非有效电压的情况下，输出模块103不工作，不能将时钟信号提供给输出端OUT。相应地，有效电压是指启用输出模块103的电压。在有效电压的情况下，输出模块103工作，以将时钟信号提供给输出端OUT。此时，时钟信号是高电平信号。

第二下拉控制模块105与第二电压信号端V2、第一节点PU、第三电压信号端V3和输出端OUT连接。第二下拉控制模块105可响应于第一节点PU的电压是非有效电压，根据第二电压信号Vdd2，将第三电压信号Vss提供给输出端OUT。

在本发明的实施例中，第三电压信号端V3可以是公共连接端或接地端，第三电压信号Vss是低电平信号。

在本实施例的移位寄存器100中，第一节点PU的电压受到第一电压信号Vdd1和第二电压信号Vdd2的控制。当第一节点PU的电压是有效电压时，输出端OUT可输出高电平的时钟信号，作为移位寄存器100的输出信号。当第一节点PU的电压是非有效电压时，第一下拉控制模块104或第二下拉控制模块105可将输出端OUT的输出信号下拉至低电平信号。

图2示出了根据本发明的实施例的移位寄存器100中的输入模块101的第一示例的电路图。如图2所示，输入模块101可包括第一晶体管T1。第一晶体管T1的控制极与第一电压信号端V1连接，第一极与第二电压信号端V2连接，第二极与第一节点PU连接。

在本示例中，第一晶体管T1是N型晶体管。第一电压信号Vdd1用作移位寄存器100的工作电压，其是高电平信号。第二电压信号Vdd2用作启动信号。

由于第一电压信号Vdd1是高电平信号，因此，第一晶体管T1始终导通，第一节点PU的电压取决于第二电压信号Vdd2。在第二电压信号Vdd2是高电平的时间段，第一节点PU的电压是高电平(作为有效电压)。在第二电压信号Vdd2是低电平的时间段，第一节点PU的电压是低电平(作为非有效电压)。

图3示出了根据本发明的实施例的移位寄存器100中的输入模块101的第二示例的电路图。如图3所示，输入模块101可包括第二晶体管T2。第二晶体管T2的控制极与第二电压信号端V2连接，第一极与第一电压信号端V1连接，第二极与第一节点PU连接。

在本示例中，第二晶体管T2是N型晶体管。第二电压信号Vdd2用作移位寄存器100的工作电压，其是高电平信号。第一电压信号Vdd1用作启动信号。

由于第二电压信号Vdd2是高电平信号，因此，第二晶体管T2始终导通，第一节点PU的电压取决于第一电压信号Vdd1。在第一电压信号Vdd1是高电平的时间段，第一节点PU的电压是高电平。在第一电压信号Vdd1是低电平的时间段，第一节点PU的电压是低电平。

图4示出了根据本发明的实施例的移位寄存器100中的输入模块101的第三示例的电路图。如图4所示，输入模块101可包括第一晶体管T1和第二晶体管T2。第一晶体管T1的控制极与第一电压信号端V1连接，第一极与第二电压信号端V2连接，第二极与第一节点PU连接。第二晶体管T2的控制极与第二电压信号端V2连接，第一极与第一电压信号端V1连接，第二极与第一节点PU连接。

在本示例中，第一晶体管T1和第二晶体管T2都是N型晶体管。第一电压信号Vdd1和第二电压信号Vdd2中的一个可用作移位寄存器100的工作电压，其是高电平信号。第一电压信号Vdd1和第二电压信号Vdd2中的另一个可用作启动信号。

如果第一电压信号Vdd1是高电平信号，第二电压信号Vdd2是启动信号，则输入模块101的工作过程如下：

在第一时间段，第一电压信号Vdd1和第二电压信号Vdd2都是高电平，则第一晶体管T1和第二晶体管T2都导通，第一节点PU的电压上升到高电平；

在第二时间段，第一电压信号Vdd1是高电平，第二电压信号Vdd2变成低电平，则第一晶体管T1仍然导通，第二晶体管T2截止，第一节点PU的电压变为低电平；

然后，在随后的时间段，第一电压信号Vdd1是高电平，第二电压信号Vdd2是低电平，则第一晶体管T1仍然导通，第二晶体管T2仍然截止，第一节点PU的电压保持低电平。

如果第二电压信号Vdd2是高电平信号，第一电压信号Vdd1是启动信号，则输入模块101的工作过程如下：

在第一时间段，第二电压信号Vdd2和第一电压信号Vdd1都是高电平，则第一晶体管T1和第二晶体管T2都导通，第一节点PU的电压上升到高电平；

在第二时间段，第二电压信号Vdd2是高电平，第一电压信号Vdd1变成低电平，则第二晶体管T2仍然导通，第一晶体管T1截止，第一节点PU的电压变为低电平；

在随后的时间段，第二电压信号Vdd2是高电平，第一电压信号Vdd1是低电平，则第二晶体管T2仍然导通，第一晶体管T1仍然截止，第一节点PU的电压保持低电平。

虽然以上以N型晶体管为例进行了详细的描述，但对于本领域的技术人员来说，也可以采用P型晶体管，此时，需要调整第一电压信号端V1、第二电压信号端V2和第三电压信号端V3的电压信号的电平。

图5示出了根据本发明的实施例的移位寄存器100的示例性电路图。在图5中，输入模块101可包括第一晶体管T1和第二晶体管T2，如图4所示。本领域的技术人员应该知道，也可以采用如图2或图3所示的输入模块101。

复位模块102可包括第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6。第三晶体管T3的控制极与复位信号端RESET连接，第一极与第三电压信号端V3连接，第二极与第一节点PU连接。第四晶体管T4的控制极与复位信号端RESET连接，第一极与第三电压信号端V3连接，第二极与输出端OUT连接。第五晶体管T5的控制极与复位信号端RESET连接，第一极与第一电压信号端V1连接，第二极与第一下拉控制模块104连接在第二节点PD1。第六晶体管T6的控制极与复位信号端RESET连接，第一极与第二电压信号端V2连接，第二极与第二下拉控制模块105连接在第三节点PD2。

在本发明的其它实施例中，复位模块102可以仅包括第三晶体管T3或者仅包括第三晶体管T3和第四晶体管T4。

输出模块103可包括第七晶体管T7和电容器C1。第七晶体管T7的控制极与第一节点PU连接，第一极与时钟信号端CLK连接，第二极与输出端OUT连接。电容器C1的一端与第七晶体管T7的控制极连接，另一端与第七晶体管T7的第二极连接。

在本发明的其它实施例中，输出模块103可仅包括第七晶体管T7。

第一下拉控制模块104可包括第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。第八晶体管T8的控制极和第一极与第一电压信号端V1连接，第二极与第九晶体管T9的控制极连接。第九晶体管T9的第一极与第一电压信号端V1连接，第二极与第二节点PD1连接。第十晶体管T10的控制极与第一节点PU连接，第一极与第三电压信号端V3连接，第二极与第二节点PD1连接。第十一晶体管T11的控制极与第一节点PU连接，第一极与第三电压信号端V3连接，第二极与第九晶体管T9的控制极连接。第十二晶体管T12的控制极与第二节点PD1连接，第一极与第三电压信号端V3连接，第二极与第一节点PU连接。第十三晶体管T13的控制极与第二节点PD1连接，第一极与第三电压信号端V3连接，第二极与输出端OUT连接。

第二下拉控制模块105可包括第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18和第十九晶体管T19。第十四晶体管T14的控制极和第一极与第二电压信号端V2连接，第二极与第十五晶体管T15的控制极连接。第十五晶体管T15的第一极与第二电压信号端V2连接，第二极与第三节点PD2连接。第十六晶体管T16的控制极与第一节点PU连接，第一极与第三电压信号端V3连接，第二极与第三节点PD2连接。第十七晶体管T17的控制极与第一节点PU连接，第一极与第三电压信号端V3连接，第二极与第十五晶体管T15的控制极连接。第十八晶体管T18的控制极与第三节点PD2连接，第一极与第三电压信号端V3连接，第二极与第一节点PU连接。第十九晶体管T19的控制极与第三节点PD2连接，第一极与第三电压信号端V3连接，第二极与输出端OUT连接。

下面结合图6所示的时序图，对如图5所示的移位寄存器100的工作过程进行详细描述。在以下的描述中，假定所有晶体管都是N型晶体管，第一电压信号Vdd1是用作工作电压的高电平信号，第二电压信号用作启动信号，第三电压信号是低电平信号。

在第一时间段(T1)，第一电压信号Vdd1是高电平，第二电压信号Vdd2是高电平，时钟信号是高电平，复位信号Reset是低电平。在T1期间，第一晶体管T1和第二晶体管T2均导通，第一节点PU的电压上升到高电平。在第一节点PU的电压的控制下，第十晶体管T10、第十一晶体管T11、第十六晶体管T16和第十七晶体管T17均导通。第十一晶体管T11的导通使得第三电压信号Vss被提供给第九晶体管T9的控制极，第九晶体管T9截止。第十晶体管T10的导通使得第三电压信号Vss被提供给第二节点PD1，第二节点PD1的电压降低到低电平。第十七晶体管T17的导通使得第三电压信号Vss被提供给第十五晶体管T15的控制极，第十五晶体管T15截止。第十六晶体管T16的导通使得第三电压信号Vss被提供给第三节点PD2，第三节点PD2的电压降低到低电平。此时，只有第一节点PU的电压是高电平，第二节点PD1和第三节点PD2的电压都是低电平。因此，第七晶体管T7导通，在输出端OUT输出高电平的时钟信号，以提供给下一级移位寄存器。

在第二时间段T2，第一电压信号Vdd1仍然是高电平，第二电压信号Vdd2变成低电平，复位信号Reset变成高电平。在T2期间，第一晶体管T1仍然导通，第二晶体管T2变成截止。另外，第三晶体管T3、第四晶体管T4、第五晶体管T5和第六晶体管T6均导通。第三晶体管T3的导通使得第一节点PU的电压降低到低电平，进而第七晶体管T7、第十晶体管T10、第十一晶体管T11、第十六晶体管T16和第十七晶体管T17均截止。第五晶体管T5的导通使得第二节点PD1的电压升高到高电平。第四晶体管T4的导通使得输出端OUT输出低电平信号。第六晶体管T6的导通使得第三节点PD2的电压继续为低电平。

在第三时间段(T3)，第一电压信号Vdd1仍然是高电平，第二电压信号Vdd2仍然是低电平，复位信号Reset变成低电平。在T3期间，第一晶体管T1仍然导通，第二晶体管T2仍然截止。第一节点PU的电压继续维持低电平。第八晶体管T8和第九晶体管T9导通，使得第二节点PD1的电压继续维持高电平。因此，第十二晶体管T12和第十三晶体管T13导通，使得第一节点PU的电压继续维持低电平，输出端OUT继续保持低电平信号。此时，第十晶体管T10和第十六晶体管T16仍然截止。由于第二电压信号Vdd2是低电平，因此，第十四晶体管T14和第十五晶体管T15也截止，第三节点PD2的电压维持低电平。

在随后的时间段，移位寄存器100重复上述第三时间段的工作状态，直到1帧结束。

对于图5所示的移位寄存器100，也可以是第一电压信号Vdd1用作启动信号，第二电压信号Vdd2是高电平信号。在这种情况下，移位寄存器100的工作原理是类似的，在此省略其说明。

此外，本领域的技术人员应当知道，如图5所示的移位寄存器100中的晶体管也可以是P型晶体管。在这种情况下，需要调整第一电压信号Vdd1、第二电压信号Vdd2和第三电压信号Vss的电平。采用P型晶体管移位寄存器的工作原理是类似的，在此省略说明。

图7是根据本发明的实施例的驱动如图1所示的移位寄存器100的驱动方法的示意性流程图。在本发明的实施例中，向第一电压信号端V1和第二电压信号端V2中的一个提供有效电压信号作为工作电压信号，向另一个提供启动信号。

如图7所示，在步骤S702，在第一时间段，向第一电压信号端V1和第二电压信号端V2中的另一个提供有效的启动信号，向时钟信号端CLK提供高电平的时钟信号，控制第一节点PU的电压到达有效电压，启用输出模块103，输出端OUT输出高电平的时钟信号。在该时间段，第一电压信号Vdd1和第二电压信号Vdd2都是有效电压。

接着，在步骤S704，在第二时间段，向复位信号端RESET提供有效复位信号，使得第一节点PU的电压变成非有效电压，禁用输出模块103，输出端OUT输出低电平信号。

然后，在步骤S706，在随后的时间段，控制第一节点PU的电压维持在非有效电压，禁用输出模块103，输出端OUT输出低电平信号。

在本发明的实施例中，对于如图2、图4和图5所示的移位寄存器100，向第一电压信号端V1提供有效电压信号，即高电平信号，向第二电压信号端V2提供启动信号。

在本发明的实施例中，对于如图3、图4和图5所示的移位寄存器100，向第二电压信号端V2提供有效电压信号，即高电平信号，向第一电压信号端V1提供启动信号。

图8是根据本发明的实施例的栅极驱动装置800的示意性结构图。如图8所示，栅极驱动装置800可包括(N+1)个级联的移位寄存器R₀、R₁、…、R_N，其中N表示栅线的数量。在该实施例中，第一级移位寄存器R₀是如图1至图5任一所示的移位寄存器。第二级移位寄存器R₁、…、第(N+1)级移位寄存器R_N可以是已知的具有双工作电压的双电压移位寄存器。

在栅极驱动装置800中，第一级移位寄存器R₀的输出端OUT连接到第二级移位寄存器R₁的输入端INPUT，第一级移位寄存器R₀的复位信号端RESET与第二级移位寄存器R₁的输出端OUT连接。

对于第二级移位寄存器R₁至第(N+1)级移位寄存器R_N，每一级移位寄存器的输出端OUT与下一级移位寄存器的输入端INPUT连接，每一级移位寄存器的复位信号端RESET与下一级移位寄存器的输出端OUT连接。另外，第二级移位寄存器R₁至第(N+1)级移位寄存器R_N的输出端OUT还连接到对应的栅线，以向栅线提供驱动信号。

图9示出了可用作第二级移位寄存器R₁至第N级移位寄存器R_N的双电压移位寄存器的一个示例。在如图9所示的双电压移位寄存器中，输入端INPUT接收来自上一级移位寄存器的输出信号，作为启动信号。

下面结合图10所示的各信号的时序，以第二级移位寄存器R₁为例，描述图9所示的双电压移位寄存器的工作过程。假定所有的晶体管是N型晶体管。第一电压信号Vdd1是高电平信号，第二电压信号Vdd2是占空比为1/N的方波信号，第三电压信号Vss是低电平信号。

在第一时间段T1，Vdd1＝1(表示高电平)，Vdd2＝1，INPUT＝1,Reset＝0(表示低电平)，CLK＝0。

由于复位信号Reset是低电平，因此，晶体管T2、T4、T7和T8截止。由于第一级移位寄存器R₀输出高电平信号，因此，输入端INPUT接收高电平信号。晶体管T1导通，上拉节点PU的电压变为高电平，使电容器C1充电，并使晶体管T3、T9、T10、T17、T18导通。这样，第三电压信号Vss可通过晶体管T9、T10分别传输到第一下拉节点PD1和第二下拉节点PD2，第一下拉节点PD1和第二下拉节点PD2的电压变为低电平。另外，晶体管T5、T6的栅极电压也变为低电平，晶体管T5、T6截止。此时，由于晶体管T3导通，因此，低电平的时钟信号CLK通过晶体管T3提供给输出端OUT，输出端OUT的电压为低电平。

在第二时间段T2，Vdd1＝1，Vdd2＝0，INPUT＝0，Reset＝0，CLK＝1。

在该时间段，复位信号Reset保持低电平，相应地，晶体管T2、T4、T7和T8保持截止。由于输入端INPUT变成低电平，因此，晶体管T1变成截止。由于时钟信号CLK变成高电平，根据电容器C1的自举作用，上拉节点PU的电压进一步拉高，使晶体管T3、T9、T10、T17、T18保持导通。因此，晶体管T5、T6保持截止，第一下拉节点PD1和第二下拉节点PD2的电压保持低电平。此时，由于晶体管T3保持导通，因此，高电平的时钟信号通过晶体管T3提供给输出端OUT，输出端OUT的电压变为高电平。

在第三时间段T3，Vdd1＝1，Vdd2＝0，INPUT＝0，Reset＝1，CLK＝0。

由于复位信号Reset变为高电平，因此，晶体管T2、T4、T7和T8导通。由于输入端INPUT保持低电平，晶体管T1保持截止。第三电压信号Vss通过晶体管T2提供给上拉节点PU，上拉节点PU的电压变成低电平，电容C1放电，并使得晶体管T3、T9、T10、T17、T18截止。另外，第三电压信号Vss通过晶体管T4提供给输出端OUT，输出端OUT的电压变成低电平。由于第一电压信号Vdd1是高电平并且晶体管T7导通，因此，第一下拉节点PD1的电压变为高电平，使晶体管T11、T12导通。第三电压信号Vss通过晶体管T11提供给上拉节点PU，进一步保证上拉节点PU的电压是低电平。第三电压信号Vss通过晶体管T12提供给输出端OUT，进一步保证输出端OUT的电压是低电平。另外，由于第二电压信号Vdd2是低电平，第二下拉节点PD2的电压保持低电平。

在第四时间段T4，Vdd1＝1，Vdd2＝0，INPUT＝0，Reset＝0，CLK＝1。

由于复位信号Reset变成低电平，因此，晶体管T2、T4、T7和T8截止。由于输入端INPUT保持低电平，晶体管T1保持截止。上拉节点PU的电压保持低电平。由于第一电压信号Vdd1是高电平，晶体管T15和T5导通，因此，第一下拉节点PD1的电压保持高电平，使晶体管T11、T12保持导通。第三电压信号Vss通过晶体管T11提供给上拉节点PU，进一步保证上拉节点PU的电压是低电平。第三电压信号Vss通过晶体管T12提供给输出端OUT，进一步保证输出端OUT的电压是低电平。另外，由于第二电压信号Vdd2是低电平，第二下拉节点PD2的电压保持低电平。

然后，双电压移位寄存器重复上述第四时间段的工作状态。

虽然以上以N型晶体管为例说明了图9所示的双电压移位寄存器的工作原理，但本领域的技术人员应当知道，也可以采用P型晶体管。在这种情况下，需要调整第一电压信号Vdd1、第二电压信号Vdd2和第三电压信号Vss的电平。采用P型晶体管的双电压移位寄存器的工作原理是类似的，在此省略说明。此外，本领域的技术人员应当知道，也可以采用其它形式的双电压移位寄存器。

根据以上描述可以看出，本实施例的栅极驱动装置800使用两个电压信号来代替启动信号，从而无需专门的启动信号线，节省了布线空间。

以上对本发明的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本发明的精神和范围的情况下对本发明的实施例进行各种修改和变型。本发明的保护范围由所附的权利要求限定。