一种逻辑单元电路和像素驱动电路的制作方法

本发明涉及显示技术领域，尤其涉及一种逻辑单元电路和像素驱动电路。

背景技术：

在显示领域中，异或门电路作为常用的逻辑单元电路常被用在显示面板的各种驱动电路中。对于两输入的异或门电路，当且仅当两个输入信号不同时，输出才为高电压，否则输出为低电压。

现有技术下，异或门电路为p型晶体管和n型晶体管混用的电路。由于不同类型的晶体管的制作工艺不相同，从而增加了技术困难，因此现有异或门电路在工艺上和成本上劣势明显。

技术实现要素：

本发明的实施例提供一种逻辑单元电路和像素驱动电路，用于解决现有逻辑单元电路中不同类型晶体管混用增加了技术困难的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例的第一方面，提供一种逻辑单元电路，包括：相同类型的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管，其中，所述第一晶体管的栅极、所述第二晶体管的栅极、所述第三晶体管的栅极、所述第四晶体管的栅极均连接第一输入端；

所述第一晶体管的第一极连接第一电压端，第二极连接所述第九晶体管的栅极；所述第二晶体管的第一极连接所述第一电压端，第二极连接所述第十晶体管的栅极；所述第三晶体管的第一极连接所述第九晶体管的栅极，第二极连接第二电压端；所述第四晶体管的第一极连接所述第一输出端，第二极连接所述第七晶体管的第一极；

所述第五晶体管的栅极、所述第六晶体管的栅极、所述第七晶体管的栅极、所述第八晶体管的栅极均连接第二输入端；所述第五晶体管的第一极连接所述第一电压端，第二极连接所述第九晶体管的栅极；所述第六晶体管的第一极连接所述第一电压端，第二极连接所述第十晶体管的栅极；所述第七晶体管的第二极连接所述第二电压端；所述第八晶体管的第一极连接所述第十晶体管的栅极，第二极连接所述第二电压端；

所述第九晶体管的第一极连接所述第一电压端，第二极连接所述第一输出端；所述第十晶体管的第一极连接所述第一电压端，第二极连接所述第一输出端。

可选的，所述逻辑单元电路还包括第十一晶体管，所述第十一晶体管的栅极和第一极连接所述第一电压端，第二极连接所述第一晶体管的第一极和所述第五晶体管的第一极。

可选的，所述逻辑单元电路还包括第十二晶体管，所述第十二晶体管的栅极和第一极连接所述第一电压端，第二极连接所述第二晶体管的第一极和所述第六晶体管的第一极。

可选的，所述逻辑单元电路还包括第一电容，所述第一电容的一端连接所述第九晶体管的栅极，另一端连接所述第一输出端。

可选的，所述逻辑单元电路还包括第二电容，所述第二电容的一端连接所述第十晶体管的栅极，另一端连接所述第一输出端。

可选的，所述逻辑单元电路还包括第十三晶体管、第十四晶体管、第十五晶体管，所述第十三晶体管的栅极连接所述第一晶体管的第二极、所述第二晶体管的第二极、第五晶体管的第二极、所述第六晶体管的第二极，第一极连接所述第十四晶体管的第二极和所述第十五晶体管的栅极，第二极连接所述第二电压端；所述第十四晶体管的栅极和第一极连接所述第一电压端；所述第十五晶体管的第一极连接所述第一输出端，第二极连接所述第二电压端。

可选的，所述逻辑单元电路还包括第十六晶体管和第十七晶体管，所述第十六晶体管的栅极和第一极连接所述第一电压端，第二极连接第二输出端；所述第十七晶体管的栅极连接所述第一输出端，第一极连接所述第二输出端，第二极连接所述第二电压端。

本发明实施例的第二方面，提供一种驱动如上所述的任一种的逻辑单元电路的方法，所述逻辑单元电路中的晶体管均为n型晶体管，所述本方法包括：向第一电压端输入第一电压，向第二电压端输入第二电压，向第一输入端输入第一信号，向第二输入端输入第二信号，以使得第一输出端输出将所述第一信号和所述第二信号异或后的信号；其中，所述第一电压大于所述第二电压。

本发明实施例的第三方面，提供一种驱动如上所述的任一种的逻辑单元电路的方法，所述逻辑单元电路中的晶体管均为p型晶体管，所述方法包括：向第一电压端输入第三电压，向第二电压端输入第四电压，向第一输入端输入第一信号，向第二输入端输入第二信号，以使得第一输出端输出将所述第一信号和所述第二信号同或后的信号；其中，所述第四电压大于所述第三电压。

本发明实施例的第四方面，提供一种像素驱动电路，包括如上所述的任一种逻辑单元电路。

本发明实施例提供一种逻辑单元电路和像素驱动电路，该逻辑单元电路包括相同类型的十个晶体管，其中，第一晶体管的栅极、第二晶体管的栅极、第三晶体管的栅极、第四晶体管的栅极均连接第一输入端。第一晶体管的第一极连接第一电压端，第二极连接第九晶体管的栅极；第二晶体管的第一极连接第一电压端，第二极连接第十晶体管的栅极；第三晶体管的第一极连接第九晶体管的栅极，第二极连接第二电压端；第四晶体管的第一极连接第一输出端，第二极连接第七晶体管的第一极。

第五晶体管的栅极、第六晶体管的栅极、第七晶体管的栅极、第八晶体管的栅极均连接第二输入端；第五晶体管的第一极连接第一电压端，第二极连接第九晶体管的栅极；第六晶体管的第一极连接第一电压端，第二极连接第十晶体管的栅极；第七晶体管的第二极连接第二电压端；第八晶体管的第一极连接第十晶体管的栅极，第二极连接第二电压端。

第九晶体管的第一极连接第一电压端，第二极连接第一输出端；第十晶体管的第一极连接第一电压端，第二极连接第一输出端。

基于此，本发明实施例提供的逻辑单元电路中，各个晶体管为相同类型的晶体管，因此可以解决现有逻辑单元电路中不同类型晶体管混用增加了技术困难的问题。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的逻辑单元电路的一种结构示意图；

图2为图1所示的逻辑单元电路中的第一晶体管的一种结构示意图；

图3为图1所示的逻辑单元电路中，第一输出端的输出信号存在阈值电压损失的示意图；

图4为本发明实施例提供的逻辑单元电路的另一种结构示意图；

图5为图4所示的逻辑单元电路包括第十六晶体管和第十七晶体管的结构示意图。

图6为本发明实施例提供的逻辑单元电路中各晶体管均为p型时的结构示意图；

图7为图6所示的逻辑单元电路包括第十六晶体管和第十七晶体管的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

本发明实施例提供一种如图1所示的逻辑单元电路，包括相同类型的第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十晶体管t10。本实施例中，各个晶体管均为n型晶体管。

其中，第一晶体管t1的栅极、第二晶体管t2的栅极、第三晶体管t3的栅极、第四晶体管t4的栅极均连接第一输入端uin1。

第一晶体管t1的第一极连接第一电压端vv1，第二极连接第九晶体管t9的栅极。第二晶体管t2的第一极连接第一电压端vv1，第二极连接第十晶体管t10的栅极。第三晶体管t3的第一极连接第九晶体管t9的栅极，第二极连接第二电压端vv2。第四晶体管t4的第一极连接第一输出端uout1，第二极连接第七晶体管t7的第一极。

第五晶体管t5的栅极、第六晶体管t6的栅极、第七晶体管t7的栅极、第八晶体管t8的栅极均连接第二输入端uin2。

第五晶体管t5的第一极连接第一电压端vv1，第二极连接第九晶体管t9的栅极。第六晶体管t6的第一极连接第一电压端vv1，第二极连接第十晶体管t10的栅极。第七晶体管t7的第二极连接第二电压端vv2。第八晶体管t8的第一极连接第十晶体管t10的栅极，第二极连接第二电压端vv2。

第九晶体管t9的第一极连接第一电压端vv1，第二极连接第一输出端uout1。第十晶体管t10的第一极连接第一电压端vv1，第二极连接第一输出端uout1。

需要说明的是，第一、上述晶体管可以为一个独立的晶体管，也可以为多个相同类型的晶体管的组合。以第一晶体管t1为例，第一晶体管t1可以如图1所示，包括一个晶体管。或者如图2所示，第一晶体管t1包括晶体管t和晶体管t’，晶体管t的栅极连接晶体管t’的栅极，晶体管t的第二极和晶体管t’的第一极；其中，以晶体管t的栅极(或晶体管t’的栅极)作为第一晶体管t1的栅极，以晶体管t的第一极作为第一晶体管t1的第一极，以晶体管t’的第二极作为第一晶体管t1的第二极。

第二、本实施例中，晶体管的第一极为漏极，第二极为源极。本发明实施例提供的逻辑单元电路中，各个晶体管可以为相同类型的场效应晶体管(mos)，也可以为相同类型的薄膜晶体管(tft)，本发明对此不作限定。

基于此，本发明实施例提供一种逻辑单元电路，由于所述逻辑单元电路中各个晶体管为相同类型的晶体管，因此可以解决现有逻辑单元电路中不同类型晶体管混用增加了技术困难的问题。

以下对本实施例提供的如图1所示的逻辑单元电路的工作过程进行说明。

向第一电压端vv1输入第一电压，向第二电压端vv2输入第二电压，向第一输入端uin1输入第一信号u1，向第二输入端uin2输入第二信号u2。其中，第一电压大于第二电压。示例的，第一电压端vv1的电压可以为20v，第二电压端vv2的电压可以为-10v。

当u1＝1，u2＝0时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4处于导通状态。第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8处于关断状态。

由于第一晶体管t1导通，第九晶体管t9的栅极的电位被上拉至第一电压端vv1；由于第三晶体管t3导通，第九晶体管t9的栅极的电位被下拉至第二电压端vv2。通过设置第一晶体管t1和第三晶体管t3的尺寸比例，例如设置第一晶体管t1的宽长比小于第三晶体管t3的宽长比，以使得第九晶体管t9的栅极的电位被下拉至第二电压端vv2，即为低电位。因此第九晶体管t9处于关断状态。

由于第二晶体管t2导通，第八晶体管t8关断，则第十晶体管t10的栅极的电位被上拉至第一电压端vv1，即为高电位，因此第十晶体管t10处于导通状态。此时，第一输出端uout1的电位通过第十晶体管t10被上拉至第一电压端vv1，即第一输出端uout1的输出信号u0＝1。

当u1＝0，u2＝1时，第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8处于导通状态。第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4处于关断状态。

由于第六晶体管t6导通，第十晶体管t10的栅极的电位被上拉至第一电压端vv1；由于第八晶体管t8导通，第十晶体管t10的栅极的电位被下拉至第二电压端vv2。通过设置第六晶体管t6和第八晶体管t8的尺寸比例，例如设置第六晶体管t6的宽长比小于第八晶体管t8的宽长比，从而使得第十晶体管t10的栅极的电位被下拉至第二电压端vv2，即为低电位，因此第十晶体管t10处于关断状态。

由于第五晶体管t5导通，第三晶体管t3关断，则第九晶体管t9的栅极的电位被上拉至第一电压端vv1，即为高电位，因此第九晶体管t9处于导通状态。此时，第一输出端uout1的电位通过第九晶体管t9被上拉至第一电压端vv1，即第一输出端uout1的输出信号u0＝1。

当u1＝1，u2＝1时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8均处于导通状态。

结合上述，第九晶体管t9的栅极的电位通过第三晶体管t3被下拉至第二电压端vv2，第十晶体管t10的栅极的电位通过第八晶体管t8被下拉至第二电压端vv2，即第九晶体管t9和第十晶体管t10的栅极均为低电位。因此第九晶体管t9和第十晶体管t10处于关断状态。

由于第四晶体管t4和第七晶体管t7导通，因此第一输出端uout1的电位被下拉至第二电压端vv2，即第一输出端uout1的输出信号u0＝0。

当u1＝0，u2＝0时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8均处于关断状态。此时，第九晶体管t9与第十晶体管t10处于关断状态。因此第一输出端uout1的输出信号u0＝0。

基于此，本发明实施例提供的逻辑单元电路可以实现异或功能，即上述逻辑单元电路构成了异或门电路。

在此基础上，当u1＝0，u2＝0时，第九晶体管t9和第十晶体管t10的栅极处于悬空(floating)状态，可能会引入高电压使得第一输出端uout1输出信号u0为1，使得第一输入端uin1和第二输入端uin2的输入信号都为低电平时，逻辑单元电路存在输出不稳定的问题。

为了解决上述问题，可选的，本发明实施例提供的逻辑单元电路如图4所示，还包括第十三晶体管t13、第十四晶体管t14、第十五晶体管t15。

第十三晶体管t13的栅极连接第一晶体管t1的第二极、第二晶体管t2的第二极、第五晶体管t5的第二极、第六晶体管t6的第二极，第一极连接第十四晶体管t14的第二极和第十五晶体管t15的栅极，第二极连接第二电压端vv2。第十四晶体管t14的栅极和第一极连接第一电压端vv1。第十五晶体管15的第一极连接第一输出端uout1，第二极连接第二电压端vv2。

这样一来，向第一输入端uin1输入第一信号u1，向第二输入端uin2输入第二信号u2，当u1＝0，u2＝0时，第十四晶体管t14导通，第十五晶体管t15的栅极的电位被上拉至第一电压端vv1，因此第十五晶体管t15处于导通状态，从而第一输出端uout1的电位被下拉至第二电压端vv2，即为低电位。这样一来，可以消除第一输入端uin1和第二输入端uin2的输入信号都为低电平时，逻辑单元电路输出不稳定的问题。

在此基础上，当第一输入端uin1和第二输入端uin2的输入信号中有一个是高电平，即第一晶体管t1与第二晶体管t2中的至少一个，或者第五晶体管t5与第六晶体管t6中的至少一个晶体管处于导通状态时，第十三晶体管t13的栅极的电位将被拉高至第一电压端vv1，使得第十三晶体管t13处于导通状态，此时第十五晶体管t15的栅极被下拉至第二电压端vv2，从而第十五晶体管t15处于关断状态而不起作用。因此不会影响逻辑单元电路的正常输出。

在此基础上，上述逻辑单元电路中，第一电压端vv1的电压通过第九晶体管t9从栅极传到源极(第二极)，此时源极得到的电压存在阈值损失，因此第一输出端uout1的输出信号存在阈值电压损失。示例的，如图3所示，当u1为2.5v，u2为2.5v，由于第九晶体管t9的源极得到的电压存在阈值损失，使得第一输出端uout1的输出信号u0小于2.5v，存在阈值电压损失。

为了对上述现象进行消除，可选的，如图4所示，本发明实施例提供的逻辑单元电路还包括第一电容c1，第一电容c1的一端连接第九晶体管t9的栅极，另一端连接第一输出端uout1。

本领域技术人员知悉，当晶体管的栅源电压ugs、源漏电压uds满足ugs-uds>uth时，晶体管处于导通状态。根据图4，第九晶体管t9的栅源电压ugs＝ug-us，源漏电压uds＝ud-us。由于第一电容c1具有自举效应，可以使得电容c1的两端的电压压差保持基本不变，即使得栅源电压ugs保持基本不变，这样一来，为了保证ugs基本不变，第九晶体管t9的源极电压us会被拉升。由于源极电压us增大，则源漏电压uds会减小。在此情况下，ugs>>uds。这样一来，由于ugs-uds>>uth，从而使得第九晶体管t9可以充分导通，进而消除了第九晶体管t9的阈值电压损失，进一步的，消除了第一输出端uout1的输出信号的阈值电压损失。

同理所述，为了消除第十晶体管t10的阈值电压损失，可选的，本发明实施例提供的逻辑单元电路还包括第二电容c2，第二电容c2的一端连接第十晶体管t10的栅极，另一端连接第一输出端uout1。在此情况下，利用第二电容c2的自举效应，可以使得第十晶体管t10充分导通，从而消除第十晶体管t10的阈值电压损失，进而消除了第一输出端uout1的输出信号的阈值电压损失。

在此基础上，当第一输出端uout1的输出信号u0由低电平转换为高电平时，由于第一电容c1和第二电容c2可以使得第九晶体管t9和第十晶体管t10充分导通，从而能提高高电平的输出速度，这样一来，逻辑单元电路的输出信号由低电平转换为高电平时具有更高的转换速度。

可选的，如图4所示，本实施例提供的逻辑单元电路还包括第十一晶体管t11，第十一晶体管t11的栅极和第一极连接第一电压端vv1，第二极连接第一晶体管t1的第一极和第五晶体管t5的第一极。

在此基础上，第十一晶体管t11的栅极和第一极相连接，此时第十一晶体管t11相当于一个二极管，可以对第一电压端vv1流至第九晶体管t9的栅极的电压起到分压作用，以防止一较高的电压流至第九晶体管t9的栅极时，使得第九晶体管t9的栅极电压中具有较大毛刺的问题。

可选的，如图4所示，本实施例提供的逻辑单元电路还包括第十二晶体管t12，第十二晶体管t12的栅极和第一极连接第一电压端vv1，第二极连接第二晶体管t2的第一极和第六晶体管t6的第一极。第十二晶体管t12与第十一晶体管t11的作用相同，此处不再赘述。

在此基础上，可选的，逻辑单元电路如图5所示还包括第十六晶体管t16和第十七晶体管t17。第十六晶体管t16的栅极和第一极连接第一电压端vv1，第二极连接第二输出端uout2。第十七晶体管t17的栅极连接第一输出端uout1，第一极连接第二输出端uout2，第二极连接第二电压端vv2。第十六晶体管t16和第十七晶体管t17构成一反相器。

当第一输出端uout1的输出信号u0＝1时，第十六晶体管t16处于导通状态，第十七晶体管t17处于导通状态，第二输出端uout2的电位通过第十七晶体管t17被下拉至第二电压端vv2，此时第二输出端uout2的输出信号u0’＝0。

当第一输出端uout1的输出信号u0＝0时，第十六晶体管t16处于导通状态，第十七晶体管t17处于关断状态，第二输出端uout2的电位通过第十七晶体管t17被上拉至第一电压端vv1，此时第二输出端uout2的输出信号u0’＝1。

这样一来，第十六晶体管t16和第十七晶体管t17可以对第一输出端uout1的输出信号u0进行反相，从而使得第二信号端uout2输出将第一信号u1和第二信号u2的同或后的信号。从而上述逻辑单元电路构成了同或门电路。

需要说明的是，由第十六晶体管t16和第十七晶体管t17构成的反相器只是本发明实施例的一种示例，当采用其他结构的反相器应用到上述逻辑单元电路中，以对第一输出端uout1的输出信号u0进行反相，从而得到同或门电路时，也在本发明的保护范围之内。

需要说明的是，本实施例中，上述第一晶体管t11、第十二晶体管t12、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15、第十六晶体管t16和第十七晶体管t17均为n型晶体管。

实施例二

本发明实施例提供一种逻辑单元电路，如图6所示，包括相同类型的第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十晶体管t10、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15。其中，各晶体管的连接方式与实施例一中各晶体管的连接方式相同。各个晶体管均为p型晶体管。

以下对该电路的具体工作过程进行说明。向图5所示的逻辑单元电路中的第一电压端vv1输入第三电压，向第二电压端vv2输入第四电压，向第一输入端uin1输入第一信号u1，向第二输入端uin2输入第二信号u2。其中，第三电压小于第四电压。

当u1＝1，u2＝0时，第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第十四晶体管t14处于导通状态。第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4处于关断状态。

由于第十四晶体管t14导通，第十五晶体管t15的栅极的电位被下拉至第一电压端vv1；由于第五晶体管t5、第六晶体管t6导通，第十三晶体管t13的栅极的电位被下拉至第一电压端vv1。通过设置第十三晶体管t13和第十四晶体管t14的尺寸比例，例如设置第十三晶体管t13的宽长比大于第十四晶体管t14的宽长比，以使得因此第十五晶体管t15的栅极的电位被上拉至第二电压端vv2，即第十五晶体管t15的栅极的电位为高电位，此时第十五晶体管t15处于关断状态。

由于第六晶体管t6导通，第十晶体管t10的栅极的电位被下拉至第一电压端vv1；由于第八晶体管t8导通，第十晶体管t10的栅极的电位被上拉至第二电压端vv2。通过设置第六晶体管t6和第八晶体管t8的尺寸比例，例如设置第六晶体管t6的宽长比小于第八晶体管t8的宽长比，从而使得第十晶体管t10的栅极的电位被上拉至第二电压端vv2，即第十晶体管t10的栅极的电位为高电位，因此第十晶体管t10处于关断状态。

由于第五晶体管t5导通，第三晶体管t3关断，则第九晶体管t9的栅极的电位被下拉至第一电压端vv1，即第九晶体管t9的栅极的电位为低电位，因此第九晶体管t9处于导通状态。此时，第一输出端uout1的电位被下拉至第一电压端vv1，即第一输出端uout1的输出信号u0＝0。

当u1＝0，u2＝1时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第十四晶体管t14处于导通状态。第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8处于关断状态。

结合上述，由于第一晶体管t1、第二晶体管t2导通，第十五晶体管t15处于关断状态。

由于第一晶体管t1导通，第九晶体管t9的栅极的电位被下拉至第一电压端vv1；由于第三晶体管t3导通，第九晶体管t9的栅极的电位被上拉至第二电压端vv2。通过设置第一晶体管t1和第三晶体管t3的尺寸比例，例如设置第一晶体管t1的宽长比小于第三晶体管t3的宽长比，以使得第九晶体管t9的栅极的电位被上拉至第二电压端vv2，即第九晶体管t9的栅极的电位为高电位。因此第九晶体管t9处于关断状态。

由于第二晶体管t2导通，第八晶体管t8关断，则第十晶体管t10的栅极的电位被下拉至第一电压端vv1，即第十晶体管t10的栅极的电位为低电位，因此第十晶体管t10处于导通状态。此时，第一输出端uout1的电位被下拉至第一电压端vv1，即第一输出端uout1的输出信号u0＝0。

当u1＝1，u2＝1时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8均处于关断状态。第十四晶体管t14处于导通状态。

由于第一晶体管t1、第二晶体管t2、第五晶体管t5、第六晶体管t6均关断，则第十三晶体管t13的栅极处于悬空状态，从而第十三晶体管t13处于关断状态。

由于第十四晶体管t14导通，第十五晶体管t15的栅极的电位被下拉至第一电压端vv1，此时第十五晶体管t15处于导通状态。此时，第一输出端uout1的电位被上拉至第二电压端vv2，即第一输出端uout1的输出信号u0＝1。

当u1＝0，u2＝0时，第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第十四晶体管t14均处于导通状态。

结合上述，由于第一晶体管t1、第二晶体管t2、第五晶体管t5、第六晶体管t6导通，此时第十五晶体管t15处于关断状态。

由于第四晶体管t4和第七晶体管t7导通，因此第一输出端uout1的电位被上拉至第二电压端vv2，即第一输出端uout1的输出信号u0＝1。

基于此，本发明实施例提供一种逻辑单元电路，由于所述逻辑单元电路中各个晶体管为同类型晶体管，因此可以解决现有逻辑单元电路中不同类型晶体管混用增加了技术困难的问题。

同时结合上述，向本发明实施例提供的逻辑单元电路中的第一电压端vv1输入第三电压，第二电压端vv2输入第四电压，第三电压小于第四电压。向第一输入端uin1输入第一信号u1，向第二输入端uin2输入第二信号u2时，第一输出端uout2能够输出第一信号u1和第二信号u2同或后的信号。即上述逻辑单元电路构成了同或门电路。

可选的，如图6所示，逻辑单元电路还包括第十一晶体管t11。第十一晶体管t11的栅极和第一极连接第一电压端vv1，第二极连接第一晶体管t1的第一极和第五晶体管t5的第一极。

可选的，如图6所示，逻辑单元电路还包括第十二晶体管t12。第十二晶体管t12的栅极和第一极连接第一电压端vv1，第二极连接第二晶体管t2的第一极和第六晶体管t6的第一极。

在此基础上，第十一晶体管t11和第二晶体管t2在本实施例中的作用与在实施例一中的作用相同，此处不再赘述。

在此基础上，可选的，如图7所示，本发明实施例提供的逻辑单元电路还包括第十六晶体管t16和第十七晶体管t17。第十六晶体管t16的栅极和第一极连接第一电压端vv1，第二极连接第二输出端uout2。第十七晶体管t17的栅极连接第一输出端uout1，第一极连接第二输出端uout2，第二极连接第二电压端vv2。第十六晶体管t16和第十七晶体管t17构成一反相器。

当第一输出端uout1的输出信号u0＝1时，第十六晶体管t16处于导通状态，第十七晶体管t17处于关断状态，此时第二输出端uout2的电位被下拉至第一电压端vv1，即第二输出端uout2的输出信号u0’＝0。

当第一输出端uout1的输出信号u0＝0时，第十六晶体管t16处于导通状态，第十七晶体管t17处于导通状态，此时第二输出端uout2的电位被上拉至第二电压端vv2，即第二输出端uout2的输出信号u0’＝1。

这样一来，第十六晶体管t16和第十七晶体管t17可以对第一输出端uout1的输出信号u0进行反相，从而使得第二信号端uout2输出将第一信号u1和第二信号u2的异或后的信号。从而上述逻辑单元电路构成了异或门电路。

需要说明的是，由第十六晶体管t16和第十七晶体管t17构成的反相器只是本发明实施例的一种示例，当采用其他结构的反相器应用到上述逻辑单元电路中，以对第一输出端uout1的输出信号u0进行反相，从而得到异或门电路时，也在本发明的保护范围之内。

需要说明的是，本实施例中，第十一晶体管t11、第十二晶体管t12、第十六晶体管t16、第十七晶体管t17均为p型晶体管。

实施例三

本发明实施例提供一种驱动如实施一所述的逻辑单元电路的方法，包括：向第一电压端vv1输入第一电压，向第二电压端vv2输入第二电压，向第一输入端输uin1入第一信号u1，向第二输入端uin2输入第二信号u2，以使得第一输出端uout1输出将第一信号u1和所述第二信号u2异或后的信号u0，其中第一电压大于第二电压。

需要说明的是，上述逻辑单元电路的具体结构和工作过程已在实施例一中进行了详细说明，此处不再赘述。

由于实施例一提供的逻辑单元电路中的各个晶体管均为相同类型的晶体管，因此可以解决现有逻辑单元电路中不同类型晶体管混用增加了技术困难的问题。

实施例四

本发明实施例提供一种驱动如实施二所述的逻辑单元电路的方法，包括：向第一电压端vv1输入第三电压，向第二电压端vv2输入第四电压，向第一输入端uin1输入第一信号，向第二输入端uin2输入第二信号，以使得第一输出端输uout1出将第一信号u1和第二信号u2同或后的信号u0。其中，第三电压小于第四电压。

需要说明的是，上述逻辑单元电路的具体结构和工作过程已在实施例二中进行了详细说明，此处不再赘述。

由于实施例二提供的逻辑单元电路中的各个晶体管均为相同类型的晶体管，因此可以解决现有逻辑单元电路中不同类型晶体管混用增加了技术困难的问题。

实施例五

本发明实施例提供一种像素驱动电路，包括如实施例一或实施例二所述的逻辑单元电路，具有与前述实施例提供的逻辑单元电路相同的结构和有益效果，由于前述实施例已经对该逻辑单元电路的结构和有益效果进行了详细的描述，此处不再赘述。

示例的，本发明实施例提供的像素驱动电路可以为栅极驱动电路，栅极驱动电路中用于进行异或逻辑运算处理的电路部分可以由上述逻辑单元电路实现。又示例的，上述像素驱动电路可以为扫描驱动电路。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。