栅极驱动单元和栅极驱动电路及其驱动方法、显示装置与流程

本发明涉及显示技术领域，更具体地讲，本发明涉及一种栅极驱动单元和栅极驱动电路及其驱动方法，以及一种显示装置。

背景技术：

现有显示面板技术中，为了实现低成本和窄边框，不少产品都会采用goa(gatedriveronarray)技术，即将栅极驱动电路通过薄膜晶体管工艺集成在面板内部，从而实现降低ic及装配成本等优势。而通常的goa电路是设置在有效显示区域的两侧，需要一定宽度的bm遮挡，这样就导致panel本身会有一定宽度的边框，其次goa的功耗相对gate-ic也相对较高，此外，goa电路时由薄膜晶体管工艺制作在panel上，因此设计时还要重点考虑goa电路内各个薄膜晶体管的栅极偏压时间，防止阈值电压漂移(vthshift)过大导致goa电路失效，导致工作寿命不满足设计要求。否则goa电路容易失效，寿命会降低。从用户的舒适性和操作性等方面考虑，窄边框，低功耗，高稳定性是目前lcd产品的发展趋势。

技术实现要素：

为了解决现有技术中存在的缺陷，本发明的各方面提供了一种栅极驱动单元和栅极驱动电路及其驱动方法，以及一种显示装置。

根据本发明的一方面，一种栅极驱动单元，包括：上拉模块，响应于上拉控制节点的信号电平控制输出端的输出信号的电平；输入模块，响应于上拉控制信号将输入控制信号输出至所述上拉控制节点；去噪声模块，响应于噪声控制节点的电平消除所述上拉控制节点的噪声；噪声控制模块，响应于噪声控制驱动信号将噪声控制信号输出至所述噪声控制节点；以及复位模块，响应于复位控制信号重置所述上拉控制节点的电平。所述输入模块和所述噪声控制模块配置为在拉起所述噪声控制节点的电平之前，将所述上拉控制节点拉低至低电平。

可选地，所述去噪声模块还响应于所述噪声控制信号去除所述输出端的信号噪声。

可选地，所述噪声控制模块包括第一噪声控制模块，在所述上拉控制节点的信号电平拉起之前，将所述噪声控制节点拉低至低电平。

可选地，所述噪声控制模块包括第二噪声控制模块，在所述上拉控制节点的信号电平拉低至低电平之后，将所述噪声控制节点拉起。

根据本发明的另一方面，一种栅极驱动电路，包括多个级联的根据本发明的栅极驱动单元。

根据本发明的又一方面，一种驱动栅极驱动电路的方法包括：

第一时间段，启动信号信号通过输入模块将上拉控制节点的电平拉高，同时将噪声控制节点的电平拉低；

第二时间段，第一时钟信号升高，上拉控制节点通过上拉控制模块将第一时钟信号高电平传递到输出端，同时输入模块继续将噪声控制节点的电平拉低；

第三时间段，复位信号通过复位模块将上拉控制节点的电平拉低，输出端处的电荷通过上拉模块进行放电。

可选地，在第一时间段，第n-1级栅极驱动单元的上拉控制信号作为第n级栅极驱动单元的噪声控制驱动信号输入至第n级栅极驱动单元的噪声控制模块，拉低第n级栅极驱动单元的噪声控制节点的电平，其中n是正整数。

可选地，在第一时间段，第n-4级栅极驱动单元的输出信号作为第n级栅极驱动单元的噪声控制驱动信号输入至第n级栅极驱动单元的噪声控制模块，拉低第n级栅极驱动单元的噪声控制节点的电平，其中n是正整数。

可选地，在第三时间段，第n+1级栅极驱动单元的上拉控制信号作为第n级栅极驱动单元的噪声控制驱动信号输入至第n级栅极驱动单元的噪声控制模块，拉起第n级栅极驱动单元的噪声控制节点的电平，其中n是正整数。

可选地，在第二时间段，第n+1级栅极驱动单元的上拉控制信号作为第n级栅极驱动单元的上拉控制节点的信号输入至第n级栅极驱动单元的上拉模块，其中n是正整数。

可选地，在第三时间段，第n+4级栅极驱动单元的输出信号作为第n级栅极驱动单元的复位信号，重置第n级栅极驱动单元的上拉控制节点的电平，其中n是正整数。

可选地，第一时钟信号的信号占空比小于50％。

可选地，第一时钟信号的信号占空比在40％-50％之间。

可选地，所述启动信号包括脉冲启动信号。

根据本发明的在一方面，提供了一种显示装置，包括根据本发明的栅极驱动电路。

根据本发明的一种栅极驱动单元和栅极驱动电路，栅极驱动单元包括：上拉模块，响应于上拉控制节点的信号电平控制输出端的输出信号的电平；输入模块，响应于上拉控制信号将输入控制信号输出至所述上拉控制节点；去噪声模块，响应于噪声控制节点的电平消除所述上拉控制节点的噪声；噪声控制模块，响应于噪声控制驱动信号将噪声控制信号输出至所述噪声控制节点；以及复位模块，响应于复位控制信号重置所述上拉控制节点的电平。所述输入模块和所述噪声控制模块配置为在拉起所述噪声控制节点的电平之前，将所述上拉控制节点拉低至低电平。因此，能够对栅极驱动单元的噪声控制模块和输入模块进行优化，从而能够在保持tft的最大偏压时间的基础上，避免同一个栅极驱动单元的上拉控制节点和噪声控制节点同时处于高电平，从而防止影响上拉控制节点的充电以及时钟信号的漏电流，从而能够降低输出信号延迟，并且有助于降低栅极驱动电路的功耗，提高栅极驱动电路的稳定性。因此，能够使栅极驱动电路具有更好的寿命，更好的功耗表现和更好的工作稳定性。

附图说明

附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：

图1是一种栅极驱动单元的示意性框图；

图2是图1的栅极驱动单元的一种具体实现方式的示意性电路图；

图3是用于图2的电路的示意性时序图；

图4是图2的栅极驱动单元构成的栅极驱动电路的示意图；

图5是根据本发明实施例的一种栅极驱动单元的具体实现方式的示意性电路图；

图6是用于图5的电路的示意性时序图；

图7是图5的栅极驱动单元构成的栅极驱动电路的示意图；

图8是根据本发明实施例的一种栅极驱动单元的具体实现方式的示意性电路图；

图9是根据本发明实施例的一种栅极驱动单元的具体实现方式的示意性电路图；以及

图10是根据本发明实施例的一种栅极驱动单元的具体实现方式的示意性电路图。

具体实施方式

为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开所提供的一种栅极驱动单元和栅极驱动电路作进一步详细描述。

图1是一种栅极驱动单元的示意性框图，图2是图1的栅极驱动单元的一种具体实现方式的示意性电路图，图3是用于图2的电路的示意性时序图，图4是图2的栅极驱动单元构成的栅极驱动电路的示意图。参照图1至图4，栅极驱动电路可以采用直流去噪模式。

在本示例中，以6个时钟信号clk组成一组goa电路为例进行说明，并且各组时钟信号组成的goa电路之间通常彼此独立工作，互不影响。然而本发明不限于此。例如，在实际应用中，根据实际负载要求以及刷新率，可以使用8clk或10clk等电路布局。

通常，goa电路实现的是移位寄存功能，作用是在一帧内对所有栅线逐行提供一个一定宽度的脉冲信号，其时间宽度一般为每行所分配充电时间的一倍至数倍，波形通常为方波。而源极驱动电路，会配合栅线脉冲产生时间，对各像素逐行提供正确的视频信号电压，从而实现画面的正常显示。

通常地，为了便于设计与生产，goa电路会有一个最小goa单元电路，对中小尺寸显示产品，如手机，平板电脑等，一般采用单侧驱动方式，即，对应每一行的栅线，使用一个goa单元电路进行驱动，一侧驱动奇数行栅线，另一侧驱动偶数行栅线，两侧交替开启。对中大尺寸显示产品，如笔记本电脑(notebook)，监视器(monitor)，tv等，一般采用双边驱动方式，既对一行栅线，使用左右各一个goa单元电路对其进行驱动，两侧goa单元电路同时对栅线输出完全一样的脉冲信号，以减小输出的延迟时间。

由上所述，在工作过程中，每一个goa单元电路，会在每一帧内向其对应的栅线输出一个脉冲信号。

goa单元电路的控制信号，通常有启动信号(input)，时钟信号(clk)，低电平信号(vgl)，复位信号(reset)，以及可选的高电平(vgh)信号等其他信号。启动信号一般由本行goa前面某行goa产生，对最开始一个或数个goa单元，系统会对其提供专用的方波信号作为input信号，用于每帧开始时对其提供脉冲启动信号，一般称为stv信号。

goa单元电路的输出信号一般为对栅线提供的输出信号(output)，以及对其下goa单元电路的启动信号，其可以共用栅线输出信号output，也可以是单独产生的启动信号(最后一个goa单元无需输出input信号，其复位信号也由系统提供，或者会制作专用的复位电路对其提供复位信号，该电路一般由数个晶体管组成，占用面积小于一个goa单元电路的面积)。

在a-si或者氧化物工艺等不能实现coms器件的goa电路中，一般采用boot-strapping结构，该种结构中一般会具有2个重要节点，上拉节点pu(pullingup)和下拉节点pd(pullingdown)，这2个节点一般采用互为反向器(inverter)的设计结构，下面进行详细介绍。

参照图1，根据本实施例的栅极驱动单元可以包括：上拉模块110，响应于上拉控制节点pu的信号电平控制输出端output的输出信号的电平；输入模块120，响应于上拉控制信号将输入控制信号stv输出至上拉控制节点pu；去噪声模块130、140，响应于噪声控制节点pd的电平消除上拉控制节点pu的噪声；噪声控制模块150，响应于噪声控制驱动信号将噪声控制信号gch输出至噪声控制节点pd；以及复位模块160，响应于复位控制信号rst_pu重置上拉控制节点pu的电平。此外，栅极驱动电路还可以包括下拉模块170，响应于下拉控制信号gcl控制输出端output的输出信号的电平。

在图2所示的具体实现电路中，m1(m表示开关元件，例如，可以是晶体管)、m6、m8可以构成输入模块120，m5、m9可以构成噪声控制模块150，m3可以构成上拉模块110，m2可以构成复位模块160，m4可以构成下拉模块170，m10、m11可以分别构成噪声控制模块130、140。下面将结合图3中所示的时序图更详细地描述图2所示的电路的工作流程。

如图3所示，①阶段为输入阶段，stv信号通过输入模块将上拉控制节点pu点拉高，同时将噪声控制模块相关信号(包括噪声控制点pd)拉低。

②阶段为输出阶段，第一时钟信号clk升高，上拉控制节点pu通过上拉控制模块将第一时钟信号clk高电平传递到输出端output，而输出端output可以连接到显示面板中的栅线，因此栅线电压变为高电平，此时显示面板中的像素开始充电到需要的电压，以显示正常视频信号。同时输入模块会继续将噪声控制模块相关信号(包括噪声控制点pd)拉低。

③阶段为复位阶段，复位信号rst_pu通过复位模块将pu点拉低，输出端output处的电荷也可以通过上拉模块进行放电。第一时钟信号clk的信号占空比小于50％(40％～50％之间)，一行goa输出之后通过m3进行output放电。

在一帧内，①②③周期性工作。采用gch高电平去噪，去噪能力较好，显示期间，噪声控制节点pd控制一直高电平，降噪tft在消隐时间(blankingtime)内休息。gcl通过m4在消隐(blanking)期间给所有行的输出端output放电。

在图3时序中，第一时钟信号clk和第二时钟信号clkb输出互反的方波信号，并交替作为goa单元的第一时钟信号clk和第二时钟信号clkb，以此实现栅极逐行输出的功能。

图4所示的栅极驱动电路中，多个根据前述实施例的栅极驱动单元彼此级联，并且采用高电平gch作为控制信号。由于第一时钟信号clk是goa控制信号中频率最高的信号，因此goa单元的功率损耗，很大部分是对第一时钟信号clk信号上的电容负载进行充放电产生的功耗。因此，这种方式仍然存在一定的问题。

例如，在图3中①时间段内，需要上拉控制节点pu拉低噪声控制节点pd以及噪声控制模块的控制节点pd_cn，在m6,m8等开关(例如tft)设计过小，m10设计过大，或者工艺差异引起m6,m8等迁移率过小，m10迁移率过大时，噪声控制节点pd下拉速度过慢，上拉控制节点pu点上拉速度过慢，在①时间段内上拉控制节点pu无法达到设定值，影响充电。

在图3中③时间段内，在m6,m8等开关(例如tft)设计过大，m11，m10设计过小时，或者工艺差异引起m6，m8，m3迁移率过大，m10，m11迁移率设计过小时，上拉控制节点pu电压下拉速度过慢，噪声控制节点pd电压上拉速度过慢，导致第一时钟信号clk通过m3，m11等短路至低电平信号vss,造成功率损耗。

在本发明的另一个实施例中，将输入模块120和噪声控制模块150配置为在拉起噪声控制节点pd的电平之前，将上拉控制节点pu拉低至低电平。

根据本实施例，去噪声模块可以包括第一去噪声模块130和第二去噪声模块140，其中，第一去噪声模块130可以响应于噪声控制节点pd的电平消除上拉控制节点pu的噪声，第二去噪声模块140可以响应于噪声控制信号去除输出端output的信号噪声。

更具体地，下面将参照本发明进一步实施例详细地描述本发明。图5是根据本发明实施例的一种栅极驱动单元的具体实现方式的示意性电路图，图6是用于图5的电路的示意性时序图，图7是图5的栅极驱动单元构成的栅极驱动电路的示意图，如图7所示，根据本实施例的栅极驱动电路包括多个级联的栅极驱动单元。

参照图5至图7，根据该实施例的栅极驱动单元和栅极驱动电路的电路结构与前述实施例基本相同，其区别主要在于：将前一级栅极驱动单元(goa)的上拉控制节点的信号prior_pu作为控制信号输入至m6、m8的栅极，确保在①时间段内噪声控制节点pd和噪声控制模块的控制节点pd_cn点可以先降至低电平，方便当前级栅极驱动单元的上拉控制节点pu速度拉起。另外，当前级栅极驱动单元的上拉控制节点pu在当前级时间内只控制本行的goa单元的m3。另外，将下一级上拉控制节点的信号next_pu作为控制信号输入至m6’、m8’的栅极，确保在③时间段内延迟噪声控制节点pd的拉起，避免当前级栅极驱动单元的上拉控制节点pu和噪声控制节点pd同时为高电平造成第一时钟信号clk漏电。

根据本实施例，用上一级栅极驱动单元的上拉控制节点pu的电压(prior_pu)控制前级栅极驱动单元的噪声控制节点pd的电压，使得前级栅极驱动单元的噪声控制节点pd点电压在前级栅极驱动单元的上拉控制节点pu电压拉起之前就已经降低，因此前级栅极驱动单元的上拉控制节点pu能够更好更快的拉起。

另外，根据本实施例，用下一级栅极驱动单元的上拉控制节点pu的电压(next_pu)控制前级栅极驱动单元的噪声控制节点pd的电压拉起时间点，延迟前级栅极驱动单元的噪声控制节点pd点电压拉起。首先，前级栅极驱动单元的上拉控制节点pu完全拉低，m3完全关闭后，然后，下一级栅极驱动单元的上拉控制节点(next_pu)拉低，从而m6’，m8’关闭，使得当前级栅极驱动单元的噪声控制节点pd不再对地(vss)通路，开始拉起。避免了由于延迟造成前级栅极驱动单元的上拉控制节点pu和噪声控制节点pd的同时高电平，导致第一时钟信号clk通过m3和m11短路至vss造成的漏电。

另外，根据本实施例，使用第n+4级栅极驱动单元的输出output作为第n级栅极驱动单元的上拉控制节点pu的重置(reset)信号，能够增加了③时间段内goa放电时间。

在本实施例中，开关元件m8和m6可以构成第一噪声控制模块，在上拉控制节点pu的信号电平拉起之前，第一噪声控制模块将噪声控制节点pd拉低至低电平。

另外，开关元件m8’和m6’可以构成第二噪声控制模块，在上拉控制节点pu的信号电平拉低至低电平之后，第二噪声控制模块将所述噪声控制节点拉起。

换言之，在根据本实施例的栅极驱动电路中，第n-1级栅极驱动单元的上拉控制信号作为第n级栅极驱动单元的噪声控制驱动信号输入至第n级栅极驱动单元的噪声控制模块，拉低第n级栅极驱动单元的噪声控制节点的电平，其中n是正整数。

另外，在根据本实施例的栅极驱动电路中，第n+4级栅极驱动单元的输出信号作为第n级栅极驱动单元的复位信号，重置第n级栅极驱动单元的上拉控制节点的电平，其中n是正整数。

因此，根据本发明的一种栅极驱动单元和栅极驱动电路，栅极驱动单元包括：上拉模块，响应于上拉控制节点的信号电平控制输出端的输出信号的电平；输入模块，响应于上拉控制信号将输入控制信号输出至所述上拉控制节点；去噪声模块，响应于噪声控制节点的电平消除所述上拉控制节点的噪声；噪声控制模块，响应于噪声控制驱动信号将噪声控制信号输出至所述噪声控制节点；以及复位模块，响应于复位控制信号重置所述上拉控制节点的电平。所述输入模块和所述噪声控制模块配置为在拉起所述噪声控制节点的电平之前，将所述上拉控制节点拉低至低电平。因此，能够对栅极驱动单元的噪声控制模块和输入模块进行优化，从而能够在保持tft的最大偏压时间的基础上，避免同一个栅极驱动单元的上拉控制节点和噪声控制节点同时处于高电平，从而防止影响上拉控制节点的充电以及时钟信号的漏电流，从而能够降低输出信号延迟，并且有助于降低栅极驱动电路的功耗，提高栅极驱动电路的稳定性。因此，能够使栅极驱动电路具有更好的寿命，更好的功耗表现和更好的工作稳定性。

上述实施例中以nmostft工艺的电路进行说明，而本发明显然也是用于pmostft工艺的电路结构。例如，在pmostft电路结构中，各工作电压和时序可以与nmostft电路中的工作电压和时序反相。

另外，应当理解的是，本公开的方案适用于a-si，oxide，ltps，htps等各种制造工艺。

以上参照具体的电路结构详细地描述了本发明的方案，然而本发明不限于上述具体的电路结构。例如，在本发明的其它实施例中，可以采用其它的具体电路结构，以在拉起噪声控制节点pd的电平之前，将上拉控制节点pu拉低至低电平。

图8至图10分别是根据本发明实施例的另一种栅极驱动单元的具体实现方式的示意性电路图。图8至图10的实施例与前述实施例基本相同，下面将主要描述图8至图10的实施例与前述实施例的区别，并且将省略重复性的描述。

参照图8，根据本实施例的栅极驱动单元与前述实施例的主要区别在于利用第n-4级栅极驱动单元的输出out_n(n-4)代替前述实施例中的前一级栅极驱动单元的上拉控制节点pu的电压prior_pu，以在①时间段拉低噪声控制节点pd的电压。

换言之，在根据本实施例的栅极驱动电路中，第n-4级栅极驱动单元的输出信号作为第n级栅极驱动单元的噪声控制驱动信号输入至第n级栅极驱动单元的噪声控制模块，拉低第n级栅极驱动单元的噪声控制节点的电平，其中n是正整数。

根据本实施例，应用另一种电路结构，同样实现了在拉起噪声控制节点pd的电平之前，将上拉控制节点pu拉低至低电平。

参照图9，根据本实施例的栅极驱动单元与前述实施例的主要区别在于除了用下一级栅极驱动单元的上拉控制节点pu的电压(next_pu)控制前级栅极驱动单元的噪声控制节点pd的电压拉起时间点之外，还将该电压(next_pu)输出至上拉模块m3的控制端，以控制栅极驱动单元的输出output。

换言之，在根据本实施例的栅极驱动电路中，第n+1级栅极驱动单元的上拉控制信号作为第n级栅极驱动单元的噪声控制驱动信号输入至第n级栅极驱动单元的噪声控制模块，以在③时间段拉起第n级栅极驱动单元的噪声控制节点的电平，其中n是正整数。

另外，在根据本实施例的栅极驱动电路中，第n+1级栅极驱动单元的上拉控制信号作为第n级栅极驱动单元的上拉控制节点的信号输入至第n级栅极驱动单元的上拉模块，以在②时间段控制输出端的电平，其中n是正整数。

另外，栅极驱动单元还可以具有其它的电路结构。例如，图10示出了一种双vgl的栅极驱动电路。在图10中，在根据本实施例的栅极驱动单元中，通过使用前一级栅极驱动单元的上拉控制节点pu的电压，使用下一级栅极驱动单元的上拉控制节点pu的电压(next_pu)控制前级栅极驱动单元的噪声控制节点pd的电压拉起时间点，能够在第③时间段首先拉低pu，然后拉升pd，避免了pu和pd同时为为高电平的情况。

虽然已经参照若干个具体的电路结构描述了本公开的实现方式，然而本领域技术人员应当理解，本公开的实施例也可以应用于其它的电路结构中。

本发明的另一个实施例还提供了一种，显示装置，包括根据前述任一实施例的栅极驱动电路。所述显示装置可以是液晶显示器(lcd)，然而本发明不限于此，所述显示装置也可以是其他类型的显示装置，例如有机发光二极管(oled)显示器、电子纸显示器、电致发光显示器等任何可应用根据前述实施例的栅极驱动电路的显示装置。

根据本发明的一种栅极驱动单元和栅极驱动电路，栅极驱动单元包括：上拉模块，响应于上拉控制节点的信号电平控制输出端的输出信号的电平；输入模块，响应于上拉控制信号将输入控制信号输出至所述上拉控制节点；去噪声模块，响应于噪声控制节点的电平消除所述上拉控制节点的噪声；噪声控制模块，响应于噪声控制驱动信号将噪声控制信号输出至所述噪声控制节点；以及复位模块，响应于复位控制信号重置所述上拉控制节点的电平。所述输入模块和所述噪声控制模块配置为在拉起所述噪声控制节点的电平之前，将所述上拉控制节点拉低至低电平。因此，能够对栅极驱动单元的噪声控制模块和输入模块进行优化，从而能够在保持tft的最大偏压时间的基础上，避免同一个栅极驱动单元的上拉控制节点和噪声控制节点同时处于高电平，从而防止影响上拉控制节点的充电以及时钟信号的漏电流，从而能够降低输出信号延迟，并且有助于降低栅极驱动电路的功耗，提高栅极驱动电路的稳定性。因此，能够使栅极驱动电路具有更好的寿命，更好的功耗表现和更好的工作稳定性。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。