移位寄存器单元及其驱动方法、阵列基板和显示装置与流程

本发明涉及显示领域，特别涉及一种移位寄存器单元及其驱动方法、阵列基板和显示装置。

背景技术：

阵列基板行驱动(gatedriveronarray，goa)技术相较于传统工艺而言，不仅能省去承载栅极驱动器的电路板、能实现显示面板两边对称的设计，还能省去显示面板边缘上芯片绑定区域和例如扇出区的布线区域，有利于窄边框设计的实现。同时，由于goa技术可以省去行方向上的芯片绑定工艺，对整体的产能、良率提升也有很大的帮助。作为采用goa技术的栅极驱动器的基本电路单元，移位寄存器单元的内部每增加一个器件，都会使栅极驱动器的结构更复杂、占据更大的空间、影响显示边框的窄化。

技术实现要素：

本发明提供一种移位寄存器单元及其驱动方法、阵列基板和显示装置，可以在满足信号输出需求的前提下减少移位寄存器单元内部的器件数量。

第一方面，本发明提供了一种移位寄存器单元，所述移位寄存器单元包括输入端、输出端和复位端，还包括：

分别连接所述输入端和第一节点的输入模块，用于在所述输入端处为有效电平时将所述第一节点处的电平置为有效电平；

分别连接所述输出端和第一节点的输出模块，用于在所述第一节点为有效电平时利用时钟信号将所述输出端处的电平置为有效电平；

分别连接所述复位端和所述第一节点的第一复位模块，用于在所述复位端处为有效电平时将所述第一节点处的电平置为无效电平；

分别连接所述输出端和第二节点的第二复位模块，用于在所述第二节点处为有效电平时将所述输出端处的电平置为无效电平；

分别连接所述第一节点和所述第二节点的复位控制模块，用于在所述第一节点处为无效电平时将所述第二节点处的电平置为有效电平并保持在有效电平上。

在一种可能的实现方式中，所述复位控制模块包括：

第一电容，所述第一电容的第一端连接所述第二节点，所述第一电容的第二端连接无效电平电压线；

与所述第二节点相连的充电单元，用于持续地为所述第一电容充电，以使所述第二节点处持续地向所述第一电容被充满时的有效电平靠近；

分别连接所述第一节点和所述第二节点的复位单元，用于在所述第一节点处为有效电平时抵消所述充电单元的充电作用，并将所述第二节点处的电平置为无效电平。

在一种可能的实现方式中，所述充电单元包括第一晶体管，所述复位单元包括第二晶体管，其中，

所述第一晶体管的栅极连接有效电平电压线，源极和漏极中的一个连接有效电平电压线，另一个连接所述第二节点；

所述第二晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述第二节点，另一个连接无效电平电压线。

在一种可能的实现方式中，所述输入模块包括第三晶体管，

所述第三晶体管的栅极连接所述输入端，源极和漏极中的一个连接有效电平电压线，另一个连接所述第一节点。

在一种可能的实现方式中，所述输出模块包括第二电容和第四晶体管；其中，

所述第二电容的第一端连接所述第一节点，所述第二电容的第二端连接所述输出端；

所述第四晶体管的栅极连接所述第一节点，源极和漏极中的一个连接所述时钟信号，另一个连接所述输出端。

在一种可能的实现方式中，所述第一复位模块包括第五晶体管，

所述第五晶体管的栅极连接所述复位端，源极和漏极中的一个连接所述第一节点，另一个连接无效电平电压线。

在一种可能的实现方式中，所述第二复位模块包括第六晶体管，

所述第六晶体管的栅极连接所述第二节点，源极和漏极中的一个连接所述输出端，另一个连接无效电平电压线。

第二方面，本发明还提供了一种阵列基板，所述阵列基板包括上述任意一种的移位寄存器单元。

第三方面，本发明还提供了一种显示装置，所述显示装置包括上述任意一种移位寄存器单元或者上述任意一种的阵列基板。

第四方面，本发明还提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元具有输入端、复位端和输出端，所述驱动方法包括：

在所述输入端处为有效电平时，将所述第一节点处的电平置为有效电平；

在所述第一节点为有效电平时，利用时钟信号将所述输出端处的电平置为有效电平；

在所述复位端处为有效电平时，将所述第一节点处的电平置为无效电平；

在所述第一节点处为无效电平时，将所述第二节点处的电平置为有效电平并保持在有效电平上；

在所述第二节点处为有效电平时，将所述输出端处的电平置为无效电平。

由上述技术方案可知，基于第一复位模块、第二复位模块和复位控制模块的设置，本发明能够在保障第一节点和第二节点处的电平稳定性的基础上，使得移位寄存器单元能够由仅包含六个开关元件的结构实现，因此能够在满足信号输出需求的前提下减少移位寄存器单元内部的晶体管的数量，有利于电路结构的简化和显示边框的窄化。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，这些附图的合理变型也都涵盖在本发明的保护范围中。

图1是本发明一个实施例提供的移位寄存器单元的结构框图；

图2是本发明又一实施例提供的移位寄存器单元的电路结构图；

图3是图2所示的移位寄存器单元的一种电路时序图；

图4是本发明一个实施例提供的扫描驱动电路的结构框图；

图5是本发明又一实施例提供的扫描驱动电路的电路时序图；

图6是本发明一个实施例提供的移位寄存器单元的驱动方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，且该连接可以是直接的或间接的。

图1是本发明一个实施例提供的移位寄存器单元的结构框图。参见图1，该移位寄存器单元包括输入端in、复位端res和输出端out，还包括：

分别连接输入端in和第一节点pu的输入模块11，用于在输入端in处为有效电平时将第一节点pu处的电平置为有效电平；

分别连接输出端out和第一节点pu的输出模块12，用于在第一节点pu为有效电平时利用时钟信号将输出端out处的电平置为有效电平；

分别连接复位端res和第一节点pu的第一复位模块13，用于在复位端res处为有效电平时将第一节点pu处的电平置为无效电平；

分别连接输出端out和第二节点pd的第二复位模块14，用于在第二节点pd处为有效电平时将输出端out处的电平置为无效电平；

分别连接第一节点pu和第二节点pd的复位控制模块15，用于在第一节点pu处为无效电平时将第二节点pd处的电平置为有效电平并保持在有效电平上。

需要说明的是，本文中的有效电平与无效电平分别指的是针对特定电路节点而言的两个不同的预先配置的电压范围(均以公共端电压为基准)。在一个示例中，所有电路节点的有效电平均为所在数字电路中的高电平。在又一示例中，所有电路节点的有效电平均为所在数字电路中的低电平。在又一示例中，输入端in和复位端res处的有效电平是所在数字电路中的低电平，而输出端out、第一节点pu和第二节点pd处的有效电平是所在数字电路中的高电平。当然，有效电平和无效电平的设置方式可以不仅限于以上示例。

应理解的是，输入模块11、输出模块12、第一复位模块13和第二复位模块14中的每一个都可例如由一个开关元件(例如三极管、忆阻器或薄膜晶体管等等)实现，而复位控制模块15可例如由两个开关元件实现，因此上述移位寄存器单元可以由包括六个开关元件的电路实现。

可以看出，基于第一复位模块、第二复位模块和复位控制模块的设置，本发明实施例能够在保障第一节点和第二节点处的电平稳定性的基础上，使得移位寄存器单元能够由仅包含六个开关元件的结构实现，因此能够在满足信号输出需求的前提下减少移位寄存器单元内部的晶体管的数量，有利于电路结构的简化和显示边框的窄化。

图2是本发明又一实施例提供的移位寄存器单元的电路结构图。参见图2，本实施例中的移位寄存器单元包括输入模块11、输出模块12、第一复位模块13、第二复位模块14和复位控制模块15，其中的复位控制模块15包括第一电容c1、充电单元15a和复位单元15b。

复位控制模块15中，第一电容c1的第一端连接第二节点pd，第一电容c1的第二端连接无效电平电压线vgl。充电单元15a与第二节点pd相连，用于持续地为第一电容c1充电，以使第二节点pd处持续地向第一电容c1被充满时的有效电平靠近。即，第一电容c1被充满时第一电容c1的第二端处的电压处于第二节点pd处的有效电平的范围内；当第一电容c1未被充满而第二节点pd处低于该电压时，充电单元15a将持续充电直至第二节点pd处达到该电压，并使第二节点pd处保持在该电压上。复位单元15b分别连接第一节点pu和第二节点pd，用于在第一节点pu处为有效电平时抵消充电单元15a的充电作用，并将第二节点pd处的电平置为无效电平。即，当第一节点pu处为有效电平时，即便充电单元15a在此期间内保持着对第一电容c1的充电作用，但复位单元15b依然能够在抵消掉这一充电作用的基础上将第二节点pd处的电平置为无效电平。

图2中，充电单元15a以包括一个第一晶体管m1的结构作为示例，该第一晶体管m1的栅极连接有效电平电压线vgh，源极和漏极中的一个连接有效电平电压线vgh，另一个连接第二节点pd。其中，有效电平电压线vgh可以是由电源管理模块所输出的栅极高电压(能使晶体管开启的高电平电压)。从而，该第一晶体管m1能够在第二节点pd处低于有效电平电压线vgh上的电压时形成从有效电平电压线vgh流向第二节点pd处的源漏电流，即存在着持续性的使第一电容c1的第二端向充满时的有效电平电压线vgh上的电压靠近的充电作用。需要说明的是，根据晶体管具体类型的不同，可以设置其源极和漏极分别所具有的连接关系，以与流过晶体管的电流的方向相匹配；在晶体管具有源极与漏极对称的结构时，源极和漏极可以视为不作特别区分的两个电极。

图2中，复位单元15b以包括一个第二晶体管m2的结构作为示例，该第二晶体管m2的栅极连接第一节点pu，源极和漏极中的一个连接第二节点pd，另一个连接无效电平电压线vgl。从而，该第二晶体管m2能够在第一节点pu处为作为有效电平的高电平时形成从第二节点pd流向无效电平电压线vgl的源漏电流。当采用了例如第一晶体管m1的沟道宽长比小于第二晶体管m2的沟道宽长比的设置时，第二晶体管m2的源漏电流可以大于第一晶体管m1的源漏电流，即能够抵消其充电作用而将第二节点pd处的电平置为作为无效电平的低电平。

图2中，输入模块11包括第三晶体管m3，该第三晶体管m3的栅极连接输入端in，源极和漏极中的一个连接有效电平电压线vgh，另一个连接第一节点pu。如此，当输入端in处为作为有效电平的高电平时，第三晶体管m3在栅极的高电平作用下打开，将第一节点pu处上拉至高电平，实现上述在输入端in处为有效电平时将第一节点pu处的电平置为有效电平的功能。在一种替代实现方式中，第三晶体管m3与有效电平电压线vgh相连的一极可以改接输入端in，同样可以实现上述功能。当然，输入单元11的电路结构可以不仅限于以上形式。

图2中，输出模块12包括第二电容c2和第四晶体管m4，第二电容c2的第一端连接第一节点pu，第二电容c2的第二端连接输出端out，第四晶体管m4的栅极连接第一节点pu，源极和漏极中的一个连接时钟信号ck，另一个连接输出端out。如此，当第一节点pu处为作为有效电平的高电平时，第四晶体管m4在栅极的高电平作用下开启，从而能够利用时钟信号ck的高电平将输出端out处上拉至高电平，实现上述在第一节点pu为有效电平时利用时钟信号ck将输出端out处的电平置为有效电平的功能。当然，输出单元12的电路结构可以不仅限于以上形式。

图2中，第一复位模块13包括第五晶体管m5，该第五晶体管m5的栅极连接复位端res，源极和漏极中的一个连接第一节点pu，另一个连接无效电平电压线vgl。从而，该第五晶体管m5能够在复位端res处为作为有效电平的高电平时利用从第一节点pu处流向无效电平电压线vgl的源漏电流将第一节点pu处下拉至作为无效电平的低电平，实现上述在复位端res处为有效电平时将第一节点pu处的电平置为无效电平的功能。

图2中，第二复位模块14包括第六晶体管m6，该第六晶体管m6的栅极连接第二节点pd，源极和漏极中的一个连接输出端out，另一个连接无效电平电压线vgl。从而，该第五晶体管m5能够在第二节点pd处为作为有效电平的高电平时利用从输出端out处流向无效电平电压线vgl的源漏电流将输出端out处下拉至作为无效电平的低电平，实现上述在第二节点pd处为有效电平时将输出端out处的电平置为无效电平的功能。

图3是图2所示的移位寄存器单元的电路时序图，参见图3：

在输出阶段tn之前，输入端in处转为高电平，第三晶体管m3开启，将第一节点pu处上拉至高电平，使得第二晶体管m2和第四晶体管m4开启。第二晶体管m2开始抵消第一晶体管m1的充电作用并将第二节点pd处的电平置为低电平，从而使得第六晶体管m6关闭。作为该移位寄存器单元的时钟信号ck的是第一时钟信号clk(第一时钟信号clk与第二时钟信号clkb分别是正相时钟信号和反相时钟信号中的一个)，而此时第一时钟信号clk为低电平，由此第二电容c2的第一端处为第一节点pu处的高电平，第二端处为输出端out处的低电平，第二电容c2完成充电。

在输出阶段tn中，输入端in处转为低电平，第一时钟信号clk转为高电平。输出阶段ii中，输入端in处转为低电平，第一时钟信号ck1转为高电平。在第二电容c2的电荷保持作用下，第一节点pu处会随着第一时钟信号clk由低电平转为高电平的变化跳变至一电位更高的高电平上。这使得第四晶体管m4完全开启，快速完成输出端out处的电位上拉，即输出端out处开始进行栅极驱动信号的输出。

在输出阶段tn结束时，复位端res处转为高电平，第一时钟信号clk转为低电平，从而第五晶体管m5开启，第一节点pu处的电平被置为低电平，使得第二晶体管m2关闭。在没有第二晶体管m2抵消充电作用之后，第一晶体管m1开始对第一电容c1进行持续性地充电，直至第二节点pd被置为高电平，第六晶体管m6开启，使得输出端out处的电平被置为低电平，结束输出端out处的栅极驱动信号的输出。

可以看出的是，第二电容c2能够有效保证第四晶体管m4的正常打开，从而开始栅极驱动信号的输出，而第一电容c1能够有效保证第六晶体管m6的正常打开，从而结束栅极驱动信号的输出，因而图2所示的移位寄存器单元能够实现所需要的信号输出，在输出阶段tn结束时保证第一节点pu被置为无效电平，并能依靠在输出阶段tn结束后一直保持有效电平的第二节点pd有效释放输出端out处噪声，从而在保障第一节点和第二节点处的电平稳定性的基础上，使得移位寄存器单元能够由仅包含六个晶体管(和两个电容)的结构实现，因此能够在满足信号输出需求的前提下减少移位寄存器单元内部的晶体管的数量，有利于电路结构的简化和显示边框的窄化。

需要说明的是，图2中示出的晶体管均为n型晶体管，即可以通过相同制作工艺形成以降低制造成本。为了便于理解，本实施例中均是以全部晶体管均为n型晶体管，并且高电平作为有效电平、低电平作为无效电平为例进行说明的。当然，实施时在也可以采用低电平作为有效电平、高电平作为无效电平，和/或将部分或全部的n型晶体管变更为p型晶体管的设置。例如，可以在本实施例的基础上进行如下变更：将图2中的晶体管全部设置为p型晶体管，并将相关信号的高电平与低电平相互交换，例如使无效电平电压线vgl与有效电平电压线vgh交换。容易理解的是，这样的变更会使得电路工作原理中的高电平变为低电平、低电平变为高电平，电位上拉变为电位下拉、电位下拉变为电位上拉，而电路工作原理的实质则保持不变。因此，变更后的电路结构、电路时序和电路工作原理可以比照上述实施例进行理解，在此不再赘述。

基于同样的发明构思，图4是本发明一个实施例提供的扫描驱动电路的结构框图。该扫描驱动电路包括若干级的上述任意一种的移位寄存器单元，例如图4示出了连续的第n-1级、第n级、第n+1级和第n+2级的移位寄存器单元。参见图4，图4中以n＝2为例，示出了若干级的移位寄存器单元之间的连接关系：除第一级移位寄存器单元之外，任一级移位寄存器单元的输入端in均与上一级移位寄存器单元的输出端out相连；除第一级移位寄存器单元之外，任一级移位寄存器单元的输出端out均与上一级移位寄存器单元的复位端res相连。图4中，第一级(亦即第n-1级)移位寄存器单元的输入端in连接垂直同步信号(stv)，即外部提供给扫描驱动电路用以开始逐行输出栅极驱动信号的信号。

应理解的是，图3可以视作图4中的第n级移位寄存器单元的电路时序图。其中图3所示的第一时钟信号clk分别连接至第n-1级和第n+1级移位寄存器单元用于接收的时钟信号ck的连接端处，第二时钟信号clkb分别连接至第n级和第n+2级移位寄存器单元用于接收的时钟信号ck的连接端处。由此，该第n级移位寄存器单元的输入端in处即为第n-1级移位寄存器单元所输出的栅极驱动信号gn-1，该第n级移位寄存器单元的复位端res处即为第n+1级移位寄存器单元所输出的栅极驱动信号gn+1，该第n级移位寄存器单元的输出端out处即为本级的栅极驱动信号gn。同样地，第n+1级的栅极驱动信号gn+1输入至第n+2级移位寄存器单元的输入端后能配合第二时钟信号clkb，实现第n+2级栅极驱动信号gn+2的输出。其中，在时钟信号包括相互反相的第一时钟信号和第二时钟信号时，为了实现正确的信号时序，任意两个级数相邻的移位寄存器单元的用于连接时钟信号的连接端分别连接第一时钟信号clk和第二时钟信号clkb中的一个。

图5是本发明又一实施例提供的扫描驱动电路的电路时序图。本实施例中，时钟信号包括相位依次滞后四分之一时钟周期的第一时钟信号ck1、第二时钟信号ck2、第三时钟信号ck3和第四时钟信号ck4。容易看出，此时所有的移位寄存器单元会分为级序号为奇数和级序号为偶数的两组，而每组内仍保持如图4所示的连接关系和如图3所示的时序关系。例如，对于级序号为m-2、m和m+2的三个移位寄存器单元，其所输出的栅极驱动信号gm-2、gm和gm+2的时序关系即分别相当于图3中输入端in、输出端out和复位端res处信号之间的时序关系，此时图5中的第一时钟信号ck1即相当于图3和图4中的第一时钟信号clk，图5中的第三时钟信号ck3即相当于图3和图4中的第二时钟信号clkb，图5中的输出阶段tm即相当于图3中的输出阶段tn，而级序号为m-2、m和m+2的三个移位寄存器单元之间的连接关系则等同于图4中级序号为n-1、n和n+1的三个移位寄存器单元之间的连接关系。同理，级序号为奇数和级序号为偶数的两组中的每一组移位寄存器单元都具有如图4所示的电路连接关系和图3所示的时序关系，只不过其中一组移位寄存器单元使用的两个时钟信号为第一时钟信号ck1和第三时钟信号ck3，另一组移位寄存器单元使用的两个时钟信号为第二时钟信号ck2和第四时钟信号ck4。可以看出的是，本发明实施例的移位寄存器单元并非只适用于两个时钟信号的电路架构，还可以适用于其他时钟信号模式下的扫描驱动电路。

应理解的是，上述n和m均为正整数，主要用于说明扫描驱动电路中若干级移位寄存器单元之间的连接关系和时序关系，而不是对扫描驱动电路中移位寄存器单元的数量的限制。还应理解的是，以图4中的第一级移位寄存器单元的输入端in连接垂直同步信号stv为例，扫描驱动电路中处于特殊位置处的移位寄存器单元的连接关系和时序关系可以根据实际需求在可能实施的范围内单独进行设置，所得到的方案仍是上述扫描驱动电路实施例的一种实现方式。

基于同样的发明构思，本发明的又一实施例提供了一种阵列基板，该阵列基板包括上述任意一种的移位寄存器单元或至少一个上述任意一种的扫描驱动电路。在一个示例中，该阵列基板在显示区域之外设置有若干个上述任意一种的扫描驱动电路。基于移位寄存器单元或扫描驱动电路所能取得的有益效果，该阵列基板也能取得相同或相应的有益效果。

基于同样的发明构思，本发明的又一实施例提供了一种显示装置，该显示装置包括上述任意一种的移位寄存器单元、上述任意一种的扫描驱动电路或上述任意一种的阵列基板。本发明实施例中的显示装置可以为：显示面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。基于移位寄存器单元、扫描驱动电路或阵列基板所能取得的有益效果能，该显示装置也能取得相同或相应的有益效果。

基于同样的发明构思，本发明的又一实施例提供了一种移位寄存器单元的驱动方法，所述移位寄存器单元具有输入端、复位端和输出端，参见图6，所述驱动方法包括：

步骤101、在输入端处为有效电平时，将第一节点处的电平置为有效电平。

步骤102、在第一节点为有效电平时，利用时钟信号将输出端处的电平置为有效电平。

步骤103、在复位端处为有效电平时，将第一节点处的电平置为无效电平。

步骤104、在第一节点处为无效电平时，将第二节点处的电平置为有效电平并保持在有效电平上。

步骤105、在第二节点处为有效电平时，将输出端处的电平置为无效电平。

应理解的是，上述任意一种移位寄存器单元的工作过程均可以视作上述驱动方法的一种实现方式示例，因此上述各步骤的具体过程示例可以参见上文，在此不再赘述。

可以看出，本发明实施例能够在保障第一节点和第二节点处的电平稳定性的基础上，使得移位寄存器单元能够由仅包含六个开关元件的结构实现，因此能够在满足信号输出需求的前提下减少移位寄存器单元内部的晶体管的数量，有利于电路结构的简化和显示边框的窄化。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。