本发明涉及一种用于显示面板的驱动系统及方法，尤其涉及一种可用来驱动显示面板的源极驱动电路、驱动系统及方法及其显示设备。
背景技术：
传统上，显示设备例如液晶显示器(Liquid Crystal Display，LCD)包含一显示面板，该显示面板由栅极驱动电路及源极驱动电路进行驱动。一时序控制器耦接于栅极驱动电路及源极驱动电路，并产生栅极控制信号(又称扫描信号)以控制数据电压信号从源极驱动电路输出至显示面板的时序。时序控制器、源极驱动电路与栅极驱动电路可实现于单一或各别半导体芯片。
一般来说，一源极驱动电路须具备能够驱动具有不同分辨率的各种显示面板的功能，而显示面板可位于平板计算机、移动电话或车用导航器等不同装置上，且显示面板的水平分辨率不超过源极驱动电路可支持的最大分辨率。举例来说，源极驱动电路具有1280条数据电压输出信道(以下简称为输出信道，其可视为整合源极驱动电路的半导体芯片的输出端口)，但显示面板的水平分辨率可能是960个像素。在某一种情况下，每一输出信道可选择输出数据电压信号至显示面板上三条数据线(例如通过一数据选择器)，而源极驱动电路中320条额外的输出信道(即1280-960＝320)则未耦接至显示面板上的数据线，代表此320条输出信道被设为虚设信道。
由于一源极驱动电路应随着显示面板的不同水平分辨率进行调整，业界提出了多种调整虚设信道数量的方法。一种现有的方法为，在源极驱动电路的不同移位寄存器之间设置额外的连接线，使得启动脉冲可略过数个移位寄存器，借此，被略过的移位寄存器所对应的输出信道可被设为虚设信道。
请参考图1，图1为现有一显示设备10的示意图。显示设备10包含一显示面板100以及用来驱动显示面板100的一驱动系统110。显示面板100包含多个像素单元。驱动系统110包含一时序控制器112及一源极驱动电路114。源极驱动电路114包含：具有多个移位寄存器(Shift Register)的一移位寄存器电路、一锁存电路、一电平移位电路(Level Shifter)、一数字模拟转换电路(Digital-to-Analog Converter，DAC)、用来产生数据电压信号的一输出缓冲电路、以及多个输出信道。该多个输出信道耦接于输出缓冲电路，输出缓冲电路则用来输出数据电压信号至显示面板100上的数据线(未示出)，以驱动像素单元。输出信道可视为驱动系统110的半导体芯片的输出端口，(有效的)输出信道以一对一或一对多的方式耦接于显示面板100上的数据线。时序控制器112可传送一启动脉冲至移位寄存器电路，且启动脉冲可根据一时钟信号(未示于图1)在移位寄存器中依序移位。移位寄存器可启动相对应的锁存单元以对相对应输出信道上的像素数据进行采样。在图1中，一连接线W1连接于两个不相邻的移位寄存器之间，使得启动脉冲可略过数个移位寄存器，进而使对应于被略过的移位寄存器的输出信道被设为虚设信道，这些虚设信道未耦接于显示面板100上的数据线。
图2A为一驱动系统20的示意图，图2A给出了关于图1中连接线W1的清楚范例。图2A仅示出驱动系统20中部分电路，包含一时序控制器212以及依序相连的移位寄存器SR01～SR16。连接线W1连接于两个不相邻的移位寄存器SR04及SR13之间，使得一启动脉冲SP略过移位寄存器SR05～SR12，进而使对应于移位寄存器SR05～SR12的输出信道被设为虚设信道。
图2B及图2C示出了与图2A相同的电路以及虚设信道设定，并指示不同传输方向的启动脉冲SP。在图2B中，时序控制器212传送启动脉冲SP至移位寄存器SR01，启动脉冲SP并依序进行移位，当启动脉冲SP移位至移位寄存器SR04之后，启动脉冲SP接着通过连接线W1(作为旁通路径)移位至移位寄存器SR13。在图2C中，时序控制器212传送启动脉冲SP至移位寄存器SR16，启动脉冲SP并依序进行移位，当启动脉冲SP移位至移位寄存器SR13之后，启动脉冲SP接着通过连接线W1移位至移位寄存器SR04。在使用连接线W1的情况下，具有16个输出信道的源极驱动电路可用来驱动水平分辨率为8个像素的显示面板。
为了支持具有不同水平分辨率的不同显示面板，现有驱动系统的源极驱动电路包含许多条连接线(图1及图2A～2C所示的连接线W1)，以跳过不同数量的移位寄存器以设定不同数量的虚设信道。举例来说，若使用两条附加的连接线时，具有1280条输出信道的源极驱动电路即可支持720像素及960像素的水平分辨率，即，一条附加的连接线可略过320个移位寄存器以设定320条(即1280-960条)虚设信道，另一条附加的连接线可略过560个移位寄存器以设定560条(即1280-720条)虚设信道，这些额外的导线连接需占用大量电路布局面积同时减少布局上的弹性。因此，实有必要提出一种更有效率的方法以及可适用于多种水平分辨率的源极驱动电路，进而适用于更多种不同类型的显示面板。
技术实现要素：
因此，本发明的主要目的即在于提供一种用来驱动显示面板的驱动系统及方法及其显示设备，以解决上述问题。
本发明公开了一种用来驱动一显示面板的源极驱动电路，该源极驱动电路包含多个输出信道及多个移位寄存器。该多个移位寄存器分别对应于该多个输出信道，其中，该多个移位寄存器被区分为多个移位寄存器序列，该多个移位寄存器序列中的一第一移位寄存器序列包含一第一移位寄存器及一第二移位寄存器，该第一移位寄存器为该第一移位寄存器序列的一端点且该第二移位寄存器为该第一移位寄存器序列的另一端点，该多个移位寄存器序列中的一第二移位寄存器序列包含一第三移位寄存器及一第四移位寄存器，该第三移位寄存器为该第二移位寄存器序列的一端点且该第四移位寄存器为该第二移位寄存器序列的另一端点。其中，该第一移位寄存器、该第二移位寄存器、该第三移位寄存器及该第四移位寄存器连接于一时序控制器，该第一移位寄存器用来接收自該时序控制器传送的一第一启动脉冲，该第三移位寄存器用来接收自該时序控制器传送的一第二启动脉冲。
本发明还公开了一种用来驱动显示面板的驱动系统，该驱动系统包含一时序控制器及一源极驱动电路。该时序控制器可用来产生一第一启动脉冲及一第二启动脉冲。该源极驱动电路包含多个输出信道及多个移位寄存器，该多个移位寄存器分别对应于该多个输出信道。其中，该多个移位寄存器被区分为多个移位寄存器序列，该多个移位寄存器序列中的一第一移位寄存器序列包含一第一移位寄存器及一第二移位寄存器，该第一移位寄存器为该第一移位寄存器序列的一端点且该第二移位寄存器为该第一移位寄存器序列的另一端点，该多个移位寄存器序列中的一第二移位寄存器序列包含一第三移位寄存器及一第四移位寄存器，该第三移位寄存器为该第二移位寄存器序列的一端点且该第四移位寄存器为该第二移位寄存器序列的另一端点；其中，该时序控制器连接于该第一移位寄存器、该第二移位寄存器、该第三移位寄存器、及该第四移位寄存器，且该时序控制器用来传送该第一启动脉冲至该第一移位寄存器以及传送该第二启动脉冲至该第三移位寄存器。
本发明还公开了一种显示设备，其包含一显示面板、一时序控制器及一源极驱动电路。该时序控制器可用来产生一第一启动脉冲及一第二启动脉冲。该源极驱动电路可用来驱动该显示面板，该源极驱动电路包含多个输出信道及多个移位寄存器，该多个移位寄存器分别对应于该多个输出信道。其中，该多个移位寄存器被区分为多个移位寄存器序列，该多个移位寄存器序列中的一第一移位寄存器序列包含一第一移位寄存器及一第二移位寄存器，该第一移位寄存器为该第一移位寄存器序列的一端点且该第二移位寄存器为该第一移位寄存器序列的另一端点，该多个移位寄存器序列中的一第二移位寄存器序列包含一第三移位寄存器及一第四移位寄存器，该第三移位寄存器为该第二移位寄存器序列的一端点且该第四移位寄存器为该第二移位寄存器序列的另一端点；其中，该时序控制器连接于该第一移位寄存器、该第二移位寄存器、该第三移位寄存器、及该第四移位寄存器，且该时序控制器用来传送该第一启动脉冲至该第一移位寄存器以及传送该第二启动脉冲至该第三移位寄存器。
本发明还公开了一种驱动显示面板的方法，用于包含一时序控制器及一源极驱动电路的驱动系统。该方法包含：该时序控制器传送一第一启动脉冲至该源极驱动电路的一第一移位寄存器序列的一端点；以及该时序控制器在该第一启动脉冲移位至该第一移位寄存器序列中的一目标移位寄存器之前，传送一第二启动脉冲至该源极驱动电路的一第二移位寄存器序列的一端点。
附图说明
图1为现有一显示设备的示意图。
图2A～2C为具有16个移位寄存器的驱动系统范例的示意图，16个移位寄存器对应于一源极驱动电路的16条输出信道。
图3为本发明实施例一驱动系统的示意图。
图4A及4B为图3的驱动系统的示意图。
图4C及4D为设有虚设信道的图3的驱动系统的示意图。
图4E为图4A中的启动脉冲的波形图。
图5A及5B为图3的驱动系统的示意图。
图5C及5D为设有虚设信道的图3的驱动系统的示意图。
图5E为图5C中的启动脉冲的波形图。
图6A～6E为本发明实施例在一显示设备中传送启动脉冲至移位寄存器的方法的示意图。
图7A～7C为本发明实施例一驱动系统的示意图。
图8A为图7A的驱动系统用于水平分辨率为4个像素的显示设备的示意图。
图8B为说明图8A中源极驱动电路的启动脉冲波形的波形图。
图9为本发明实施例一流程的示意图。
其中，附图标记说明如下：
10、60 显示设备
100、600 显示面板
110、20、30、70 驱动系统
112、212、312、712 时序控制器
W1 连接线
SR01～SR16 移位寄存器
SP 启动脉冲
P1 第一启动脉冲
P2 第二启动脉冲
114、610 源极驱动电路
SW1、SW2、SW3、SW4 开关器
90 流程
900～906 步骤
具体实施方式
请参考图3，图3为本发明实施例一驱动系统30的示意图。图3示出了驱动系统30的部分电路，包含一时序控制器312以及一源极驱动电路的移位寄存器(Shift Register)电路。驱动系统30的源极驱动电路还包含一锁存电路、一电平移位电路(Level Shifter)、一数字模拟转换电路(Digital-to-Analog Converter，DAC)、一输出缓冲电路、以及多个输出信道，以上电路组件可参考图1的结构并省略于图3。需注意的是，输出信道可视为整合源极驱动电路或驱动系统30的半导体芯片的输出端口，且本说明书所描述的输出信道为数据电压输出信道。为了便于说明，图3中的移位寄存器电路仅包含对应于16条输出信道的16个移位寄存器SR01～SR16作为范例，但本领域技术人员应当了解，一般源极驱动电路可包含上百或上千个移位寄存器及其相对应的输出信道。
移位寄存器SR01～SR16可区分为两个移位寄存器序列，即一第一移位寄存器序列及一第二移位寄存器序列，其中每一移位寄存器序列具有多个依序连接的移位寄存器。第一移位寄存器序列可设置于时序控制器312的一侧，而第二移位寄存器序列可设置于时序控制器312的另一侧。时序控制器312可在不同时间点或相同时间点传送两个启动脉冲(即一第一启动脉冲P1及一第二启动脉冲P2，如图4A及图4B所示)分别至对应的移位寄存器序列。在本发明一实施例中，第二启动脉冲P2的发送时间晚于第一启动脉冲P1。如图3所示，位于时序控制器312及移位寄存器(SR01、SR08、SR09及SR16)之间的连接线可作为时序控制器312传送第一启动脉冲P1及第二启动脉冲P2的媒介。对源极驱动电路来说，时序控制器312还传送一时钟信号(未示出)到每一个移位寄存器SR01～SR16。根据时钟信号，第一启动脉冲P1或第二启动脉冲P2在一段期间(如一时钟周期)从一移位寄存器移位至相邻的(如下一个)移位寄存器。
请参考图4A及4B，图4A及4B示出了与图3相同的电路，并加入了第一启动脉冲P1及第二启动脉冲P2的不同传输方向指示。在一实施例中，显示面板采用三选一数据选择器将一输出信道耦接至其中一条相对应的数据线，使得驱动系统30的源极驱动电路中所有16条输出信道都用来驱动水平分辨率为16个像素的显示面板。
图4A示出了从左向右传送的启动脉冲。在图4A中，移位寄存器SR01～SR08可视为第一移位寄存器序列而移位寄存器SR09～SR16可视为第二移位寄存器序列。在第一移位寄存器序列中，移位寄存器SR01位于第一移位寄存器序列的一端点而移位寄存器SR08位于第一移位寄存器序列的另一端点。时序控制器312连接于移位寄存器SR01同时连接于移位寄存器SR08。在第二移位寄存器序列中，移位寄存器SR09位于第二移位寄存器序列的一端点而移位寄存器SR16位于第二移位寄存器序列的另一端点。时序控制器312连接于移位寄存器SR09同时连接于移位寄存器SR16。如图4A所示，时序控制器312可传送第一启动脉冲P1至第一移位寄存器序列中的移位寄存器SR01，当第一启动脉冲P1移位至第一移位寄存器序列中的移位寄存器SR08之后，时序控制器312可传送第二启动脉冲P2至第二移位寄存器序列中的移位寄存器SR09，第二启动脉冲P2进而依序移位至最后一个移位寄存器SR16。
图4B示出了从右向左传送的启动脉冲。在图4B中，移位寄存器SR16～SR09可视为第一移位寄存器序列而移位寄存器SR08～SR01可视为第二移位寄存器序列。如图4B所示，时序控制器312可传送第一启动脉冲P1至移位寄存器SR16，当第一启动脉冲P1移位至移位寄存器SR09之后，时序控制器312可传送第二启动脉冲P2至移位寄存器SR08，第二启动脉冲P2进而依序移位至最后一个移位寄存器SR01。
不同于图2A～2C所示的源极驱动电路中16个移位寄存器依序相连(其中SR08连接于SR09)且只有单一启动脉冲被传送，图3中源极驱动电路的两个移位寄存器序列没有直接相连，且时序控制器312传送两个启动脉冲(P1、P2)分别至对应的移位寄存器序列。也就是说，在图3的实施例中，第一移位寄存器序列的一端点(如SR08或SR09)与第二移位寄存器序列的一端点(如SR09或SR08)之间不存在可对启动脉冲进行移位的实体导线连结。
当驱动系统30用来驱动水平分辨率为16个像素的显示面板时，三选一数据选择器可选择性地耦接至数据线，此时驱动系统30中源极驱动电路的输出信道数量(即16个输出信道)等于显示面板的水平分辨率。
包含图3中的电路的驱动系统30还可支持具有不同分辨率的不同显示面板。在驱动系统30中输出信道(即数据电压输出信道)的总数多于需用来驱动显示面板的输出信道数量的情况下，部分未耦接于显示面板上的数据线的输出信道可被设定为虚设输出信道(以下简称为虚设信道)。在一实施例中，第一移位寄存器序列中的一部分序列以及第二移位寄存器序列中的一部分序列对应于虚设信道。对应于第一移位寄存器序列中的部分序列的移位寄存器的虚设信道数量可相同或不同于对应于第二移位寄存器序列中的部分序列的移位寄存器的虚设信道数量。本领域技术人员应当了解，虚设信道的布置方式不应为本发明的限制。
以图4A中启动脉冲的传输方向为例，若源极驱动电路存在虚设信道时，时序控制器312可在第一启动脉冲P1移位至移位寄存器SR08之前传送第二启动脉冲P2至移位寄存器SR09，以略过虚设信道。更明确来说，在第一启动脉冲P1被移位至第一移位寄存器序列中的一目标移位寄存器时，第二启动脉冲P2被传送至移位寄存器SR09，目标移位寄存器可以是第一移位寄存器序列中的任一移位寄存器SR01～SR08。
请参考图4C及4D，图4C及4D示出了与图3相同的移位寄存器电路，并加入了第一启动脉冲P1及第二启动脉冲P2的不同传输方向指示。在图4C及4D的实施例中，对应于四个移位寄存器SR07、SR08、SR09及SR10的四个输出信道被设为虚设信道，因此，剩余的有效输出信道包含12个输出信道，足以驱动水平分辨率为12个像素的显示面板(若采用三选一数据选择器时)。在图4C及4D中，以斜线标示的移位寄存器代表对应于虚设信道的移位寄存器。
图4C示出了从左向右传送的启动脉冲。在图4C中，移位寄存器SR01～SR08可视为第一移位寄存器序列而移位寄存器SR09～SR16可视为第二移位寄存器序列。请同时参考图4E，其为一波形图，用来说明以图4C所示的方向传送的启动脉冲P1及P2的波形。首先，时序控制器312可传送第一启动脉冲P1至第一移位寄存器序列中的第一个移位寄存器SR01，且移位寄存器SR01对第一启动脉冲P1向右进行移位。时序控制器312并在第一启动脉冲P1移位至第一移位寄存器序列中的一目标移位寄存器之前，传送第二启动脉冲P2至第二移位寄存器序列中的第一个移位寄存器SR09。在此例中，目标移位寄存器为SR05，即时序控制器312可在第一启动脉冲P1位于移位寄存器SR04时传送第二启动脉冲P2，以在下一周期内，第一启动脉冲P1到达目标移位寄存器SR05且第二启动脉冲P2在大约同一时间到达移位寄存器SR09。当第二启动脉冲P2被传送至第二移位寄存器序列之后，第二启动脉冲P2即可依序向右移位至最后一个移位寄存器SR16。
目标移位寄存器可根据虚设信道的数量(以D表示)以及第一移位寄存器序列中移位寄存器的总数(以N表示)来决定。更明确来说，最先从时序控制器312接收到第一启动脉冲P1的第一个移位寄存器与目标移位寄存器之间间隔(N-D-1)个移位寄存器。在图4C的实施例中，N等于8且D等于4，因此移位寄存器SR01与目标移位寄存器SR05之间间隔(N-D-1)＝3个移位寄存器(即移位寄存器SR02、SR03及SR04)。因此，第二启动脉冲P2被传送的时间点可由源极驱动电路中的虚设信道数量来决定，若虚设信道的数量较大时，时序控制器较早传送第二启动脉冲P2。
图4D示出了从右向左传送的启动脉冲。在图4D中，移位寄存器SR16～SR09可视为第一移位寄存器序列而移位寄存器SR08～SR01可视为第二移位寄存器序列。与图4C的实施例相似，首先，时序控制器312可传送第一启动脉冲P1至第一移位寄存器序列中的第一个移位寄存器SR16，且移位寄存器SR16对第一启动脉冲P1向左进行移位。时序控制器312并在第一启动脉冲P1移位至第一移位寄存器序列中的一目标移位寄存器之前，传送第二启动脉冲P2至第二移位寄存器序列中的第一个移位寄存器SR08。在此例中，目标移位寄存器为SR12，即时序控制器312可在第一启动脉冲P1位于移位寄存器SR13时传送第二启动脉冲P2，以在下一周期内，第一启动脉冲P1到达目标移位寄存器SR12且第二启动脉冲P2在大约同一时间到达移位寄存器SR08。
驱动系统30的源极驱动电路具有一锁存电路，耦接于移位寄存器电路。在图3的实施例中，驱动系统30的源极驱动电路中的锁存电路可包含16个锁存单元L01～L16(未示于图3)，分别耦接于16个移位寄存器SR01～SR16。在一实施例中，无论是对应于有效输出信道的移位寄存器(SR01～SR06及SR11～SR16)或是对应于虚设信道的移位寄存器(SR07～SR10)，都可对接收到的启动脉冲(P1或P2)进行移位，并据此产生一使能(enable)信号来启动相对应的锁存单元，以对数据总线上传送的数据进行采样。因此，一水平显示线的像素数据可依序由锁存单元进行采样。每一锁存单元L01～L08耦接于一数据总线BUS1，每一锁存单元L09～L16耦接于另一数据总线BUS2(未示于图3)。时序控制器312耦接于数据总线BUS1及BUS2，可分别控制像素数据通过数据总线传送的时序。时序控制器312可知道目前启动脉冲(P1或P2)移位至哪一移位寄存器(例如通过一计数器)，因此，时序控制器312可输出相对应的数据(其可能是有效像素数据或虚设数据)至数据总线，使得该数据可被相对应的锁存单元采样。对应于移位寄存器SR01～SR06及SR11～SR16的有效输出信道可由CH01～CH06及CH11～CH16表示，而对应于移位寄存器SR07～SR10的虚设信道可由CH07～CH10表示(未示于图3)。
在本发明一实施例中，当相对应的启动脉冲(P1或P2)移位至对应于虚设信道的移位寄存器时(如图4C及4D所示的SR07、SR08、SR09或SR10)，数据总线未传送有效像素数据，且数据总线上的电压电平可控制在一特定电压电平，视为虚设数据。通过这样的方式，对应于移位寄存器SR07、SR08、SR09或SR10的锁存单元可对虚设数据进行采样，此锁存单元所采样的虚设数据对应于未耦接于显示面板上的数据线的一虚设信道。
在本发明另一实施例中，时序控制器312可知道第一启动脉冲P1移位至移位寄存器SR06(即对应于虚设信道的移位寄存器SR07的前一个移位寄存器)的时间，在此情形下，时序控制器312可在后两个周期停止传送时钟信号至移位寄存器。通过这样的方式，移位寄存器SR07及SR08无法对第一启动脉冲P1进行移位，且无法产生相对应的使能信号，使得对应的锁存单元不对像素数据进行采样。
以图4C及图4E为例，当第一启动脉冲P1在移位寄存器SR01～SR04中依序移位时，时序控制器312可正常输出像素数据至数据总线BUS1，使得锁存单元L01～L04可依序对数据总线BUS1上传送的像素数据进行采样。因此，输出信道CH01～CH04即可输出数据电压信号。
当第一启动脉冲P1移位并到达目标移位寄存器SR05时，时序控制器312所传送的第二启动脉冲P2在大约同一时间到达移位寄存器SR09。对应地，时序控制器312可传送相对应的像素数据至数据总线BUS1，并传送虚设数据至数据总线BUS2(即控制BUS2位于一特定电压电平)，在此情形下，输出信道CH05可输出一数据电压信号而虚设信道CH09可输出一虚设信号。
在下一周期内，第一启动脉冲P1移位至移位寄存器SR06且第二启动脉冲P2移位至移位寄存器SR10。对应地，时序控制器312可传送相对应的像素数据至数据总线BUS1，并传送虚设数据至数据总线BUS2，使得输出信道CH06可输出一数据电压信号而虚设信道CH10可输出一虚设信号。
接着，在下一周期内，第一启动脉冲P1移位至对应于虚设信道CH07的移位寄存器SR07且第二启动脉冲P2移位至对应于有效输出信道CH11的移位寄存器SR11。对应地，时序控制器312可传送虚设数据至数据总线BUS1(即控制BUS1位于一特定电压电平)，并传送相对应的像素数据至数据总线BUS2，使得虚设信道CH07可输出一虚设信号而输出信道CH11可输出一数据电压信号。
接着，在下一周期内，第一启动脉冲P1移位至对应于虚设信道CH08的移位寄存器SR08且第二启动脉冲P2移位至对应于有效输出信道CH12的移位寄存器SR12，此时虚设信道CH08可输出一虚设信号而输出信道CH12可输出一数据电压信号。接着，第二启动脉冲P2依序移位至最后一个移位寄存器SR16，输出信道CH13～CH16并对应输出数据电压信号。
基于图3所示的驱动系统30，第一启动脉冲P1及第二启动脉冲P2可依不同方向被传送至移位寄存器序列，如图4A～4D所示。请参考图5A～5D，图5A～5D示出了与图3相同的电路，并加入了第一启动脉冲P1及第二启动脉冲P2的不同传输方向指示。其中，图5A及5B示出了16个移位寄存器都对应于有效输出信道的情况。
根据图5A，时序控制器312先传送第一启动脉冲P1至第一移位寄存器序列(SR09～SR16)中的第一个移位寄存器SR09，当第一启动脉冲P1依序移位至第一移位寄存器序列的末端SR16之后，时序控制器312可传送第二启动脉冲P2至第二移位寄存器序列(SR01～SR08)中的第一个移位寄存器SR01，第二启动脉冲P2并依序移位至第二移位寄存器序列的末端SR08。根据图5B，时序控制器312先传送第一启动脉冲P1至第一移位寄存器序列(SR08～SR01)中的第一个移位寄存器SR08，当第一启动脉冲P1依序移位至第一移位寄存器序列的末端SR01，时序控制器312随后传送第二启动脉冲P2至第二移位寄存器序列(SR16～SR09)中的第一个移位寄存器SR16。
请参考图5C及5D，其中对应于移位寄存器SR01、SR02、SR15及SR16(以斜线标示)的四个输出信道被设为虚设信道，移位寄存器SR03～SR14则对应于12个有效输出信道，可用来驱动水平分辨率为12个像素的显示面板(若采用三选一数据选择器)。根据图5C，时序控制器312可在第一启动脉冲P1移位至目标移位寄存器SR13之前传送第二启动脉冲P2至移位寄存器SR01，以在下一周期内，第一启动脉冲P1到达目标移位寄存器SR13且第二启动脉冲P2在大约同一时间到达移位寄存器SR01。请同时参考图5E，其为一波形图，用来说明以图5C所示的方向传送的启动脉冲P1及P2的波形。
图5D示出了类似于图5C的传输机制，在此不赘述。时序控制器312可在适合的时间点传送像素数据或虚设数据至数据总线，使得对应于移位寄存器SR03～SR14的锁存单元可对像素数据进行采样，而对应于移位寄存器SR01、SR02、SR15及SR16的锁存单元可对虚设数据进行采样。
请参考图6A～6E，图6A～6E为本发明实施例在一显示设备60中传送启动脉冲至移位寄存器的方法的示意图。如图6A～6E所示，显示设备60包含一显示面板600及一源极驱动电路610。值得注意的是，显示设备60还包含一时序控制器，在不影响本实施例的说明之下，略而未示。源极驱动电路610包含一移位寄存器电路及多个输出信道，移位寄存器电路并包含多个移位寄存器，其对应于多条输出信道，其中，一部分的输出信道耦接于显示面板600上的数据线(以下称为有效输出信道)，另一部分的输出信道被设为虚设信道且未耦接于显示面板600上的数据线，虚设信道为位于中间区域的输出信道。源极驱动电路610中的移位寄存器可区分为一第一移位寄存器序列及一第二移位寄存器序列，其中每一移位寄存器都对应于一输出信道。时序控制器可传送一第一启动脉冲(如图4C所示的P1)至第一移位寄存器序列中的第一个移位寄存器(此例为第一移位寄存器序列中最左侧的移位寄存器)，并传送一第二启动脉冲(如图4C所示的P2)至第二移位寄存器序列中的第一个移位寄存器(此例为第二移位寄存器序列中最左侧的移位寄存器)，启动脉冲并向右依序移位。在图6A～6E中，以斜线标示启动脉冲已通过的移位寄存器。需注意的是，图6A～6E的源极驱动电路610省略了锁存电路、电平移位电路，数字模拟转换电路及输出缓冲电路等组件。
在图6A中，第一启动脉冲由时序控制器传送且在第一移位寄存器序列中移位，此时第二启动脉冲尚未被传送。
在图6B中，当第一启动脉冲移位至目标移位寄存器时，大约在同一时间第二启动脉冲被传送至第二移位寄存器序列中对应于虚设信道的第一个移位寄存器。
在图6C中，第一启动脉冲从对应于有效输出信道的移位寄存器移位至对应于虚设信道的移位寄存器，对应地，时序控制器结束左半部水平显示线上的显示数据传输。同时，第二启动脉冲从对应于虚设信道的移位寄存器移位至对应于有效输出信道的移位寄存器，对应地，时序控制器开始传送右半部水平显示线上的显示数据。
在图6D中，第一启动脉冲在第一移位寄存器序列中对应于虚设信道的移位寄存器之间依序移位，而第二启动脉冲在对应于有效输出信道的移位寄存器之间依序移位。因此，时序控制器可持续传送显示数据至数据总线。需注意的是，第一启动脉冲可在对应于虚设信道的移位寄存器之间持续移位或停止移位，其不影响显示面板600的显示运作。在一实施例中，当时序控制器停止传送时钟信号至移位寄存器电路时，移位寄存器可停止对第一启动脉冲进行移位。
在图6E中，第一启动脉冲移位至第一移位寄存器序列中的最后一个移位寄存器(此例为第一移位寄存器序列中最右侧的移位寄存器)，且第二启动脉冲持续向右移位，对应地，时序控制器持续传送右半部水平显示线上的显示数据。关于图6A～6E的详细运作方式可参考图3至图5E。
由于时序控制器可控制传送第一启动脉冲及第二启动脉冲的时间点，因此略过的输出信道数量(即虚设信道的数量)可任意设定。在此情形下，本发明实施例的源极驱动电路及驱动系统可适用于任何显示面板的水平分辨率，而无须在不相邻的移位寄存器之间设置额外的连接线。对显示面板而言，水平分辨率可进行微调。举例来说，通过上述选择在不同时间点传送第二启动脉冲的方式，具有1280条输出信道的源极驱动电路可支持的水平分辨率包括1280、1278、1276、1274等。
值得注意的是，虚设信道设定的数量可根据显示面板的水平分辨率来决定。在一实施例中，时序控制器包含一计数器，用来决定何时传送第二启动脉冲，计数器则根据显示面板的水平分辨率进行设定。
在上述实施例中，移位寄存器可区分为两个移位寄存器序列，时序控制器传送第一启动脉冲至第一移位寄存器序列并传送第二启动脉冲至第二移位寄存器序列。对于此移位寄存器电路结构而言，最极端的情况是，时序控制器在同一时间传送第一启动脉冲及第二启动脉冲，在此情况下，源极驱动电路中半数输出信道被设为虚设信道。也就是说，采用此移位寄存器电路结构的驱动系统可支持的水平分辨率范围为X/2到X，其中，X为源极驱动电路中输出信道的总数。为了适用于水平分辨率低于X/2的情况，可对移位寄存器的电路结构进一步做修改。
请参考图7A～7C，图7A～7C为本发明实施例一驱动系统70的示意图。图7A示出了驱动系统70的电路结构，其包含一时序控制器712及一源极驱动电路。源极驱动电路包含多个输出信道以及对应于多个输出信道的多个移位寄存器。为了便于说明，源极驱动电路仅包含对应于16条输出信道的16个移位寄存器SR01～SR16。至于源极驱动电路的其它组成及电路组件，如锁存电路、电平移位电路、数字模拟转换电路及输出缓冲电路等，在不影响本实施例的说明之下，略而未示。图7B示出了一种电路设定，用于当图7A的驱动系统70驱动一显示面板其水平分辨率等于或小于图7A中驱动系统70的源极驱动电路可支持的一半分辨率的情况。图7C示出了另一种电路设定，用于当图7A的驱动系统70驱动一显示面板其水平分辨率等于或大于图7A中驱动系统70的源极驱动电路可支持的一半分辨率的情况。
类似于图3所示的源极驱动电路，在图7A中，驱动系统70的源极驱动电路中的移位寄存器SR01～SR16也被区分为2个移位寄存器序列，其中，第一移位寄存器序列包含8个移位寄存器SR01～SR08，设置于时序控制器712的一侧，第二移位寄存器序列包含8个移位寄存器SR09～SR16，设置于时序控制器712的另一侧。除此之外，在图7A中，源极驱动电路还包含4个开关器SW1～SW4，耦接于移位寄存器SR01～SR16之间。详细来说，开关器SW1耦接于时序控制器712与移位寄存器SR08之间，开关器SW2耦接于两相邻移位寄存器SR04及SR05之间同时还耦接于时序控制器712，开关器SW3耦接于时序控制器712与移位寄存器SR09之间，开关器SW4耦接于两相邻移位寄存器SR12及SR13之间同时还耦接于时序控制器712。每一开关器SW1～SW4可接收一控制信号，用来控制开关器SW1～SW4的运作，为求简化，图7A～7C省略了控制信号。
开关器SW1～SW4可进行设定，使得驱动系统70的源极驱动电路可应用于一显示面板其水平分辨率等于或小于源极驱动电路可支持的一半分辨率(即等于或小于源极驱动电路的输出信道数量的一半)。在图7B的实施例中，开关器SW1被关闭，且开关器SW2被开启以连接时序控制器712与移位寄存器SR04，此时移位寄存器SR05～SR08停止运作且对应于移位寄存器SR05～SR08的输出信道被设为虚设信道。同样地，开关器SW3被关闭，且开关器SW4被开启以连接时序控制器712与移位寄存器SR13，此时移位寄存器SR09～SR12停止运作且对应于移位寄存器SR09～SR12的输出信道被设为虚设信道。在此情况下，时序控制器712可传送第一启动脉冲至移位寄存器SR01并传送第二启动脉冲至移位寄存器SR13，时序控制器712可决定传送第二启动脉冲的时间点，并据此设定虚设信道。
在图7B的实施例中，一种极端的情况是，对应于被启动的移位寄存器SR01～SR04及SR13～SR16的输出信道中半数被设为虚设信道，如图8A所示。图8A示出了驱动系统70用于水平分辨率为4个像素的显示设备的情况，此时源极驱动电路中存在12条虚设信道。在此例中，对应于移位寄存器SR03～SR14的输出信道被设为虚设信道。开关器SW1被关闭，开关器SW2被开启以连接时序控制器712与移位寄存器SR04，开关器SW3被关闭，开关器SW4被开启以连接时序控制器612与移位寄存器SR13。在此情况下，时序控制器可在同一时间传送第一启动脉冲及第二启动脉冲。
图8B为一波形图，用来说明图8A的源极驱动电路中启动脉冲的波形。如图8B所示，当第一启动脉冲P1被传送至移位寄存器SR01时，第二启动脉冲P2被传送至移位寄存器SR13，即时序控制器712在同一时间传送第一启动脉冲P1及第二启动脉冲P2。在此例中，目标移位寄存器可以是移位寄存器SR01。当第一启动脉冲P1移位至对应于虚设信道的移位寄存器SR03时，第二启动脉冲P2移位至对应于有效输出信道的移位寄存器SR15。
或者，若驱动系统70应用于水平分辨率大于或等于8的显示面板时，开关器SW1～SW4可依据图7C所示的方式进行设定。详细来说，开关器SW1被开启以连接时序控制器712与移位寄存器SR08，开关器SW2被开启以连接移位寄存器SR04及SR05。在时序控制器712的右侧，开关器SW3被开启以连接时序控制器712与移位寄存器SR09，开关器SW4被开启以连接移位寄存器SR12及SR13。在图7C的实施例中，驱动系统70的运作方式类似于图4A～4D及5A～5D的相关运作方式，在此不赘述。
值得注意的是，本发明的目的在于提供一种用于源极驱动电路的新颖移位寄存器电路结构以及通过控制时序控制器传送启动脉冲的时间点来驱动显示面板的方法，使得源极驱动电路可适用于更多不同水平分辨率的显示面板。本领域技术人员当可据此进行修饰或变化，而不限于此。举例来说，在上述实施例中，每一移位寄存器序列中的移位寄存器数量都相等，然而，在另一实施例中，第一移位寄存器序列中的移位寄存器数量可能大于或小于第二移位寄存器序列中的移位寄存器数量。此外，在上述实施例中，位于中间的输出信道被设为虚设信道，且虚设信道平均分配至时序控制器的左侧及右侧。在另一实施例中，也可将最左侧及/或最右侧的输出信道设为虚设信道，而将中间的输出信道耦接至显示面板上的数据线。在又一实施例中，所有或多数的虚设信道可设置于时序控制器的同一侧。需注意，较佳的设定方式为，将虚设信道设置于中间区域且平均分配至时序控制器的左右两侧，此设置方式可达到显示设备负载的左右对称。
另外需注意的是，时序控制器可设置于或可不设置于移位寄存器之间。在一实施例中，时序控制器及源极驱动电路可包含在单一半导体芯片内部。换句话说，一显示驱动集成电路可包含时序控制器及源极驱动电路，较佳地，此显示驱动集成电路适用于小尺寸显示设备。在另一实施例，时序控制器可包含在一半导体芯片内部，源极驱动电路可包含在另一半导体芯片内部，或可由多个半导体芯片所形成。一大尺寸显示设备的驱动系统可包含一或多个源极驱动芯片及一时序控制器芯片。
在一实施例中，移位寄存器可区分为更多个序列。举例来说，一源极驱动电路可包含4个移位寄存器序列，且时序控制器连接于每一移位寄存器序列的两端。当源极驱动电路包含两个源极驱动芯片且每一源极驱动芯片中的移位寄存器都区分为两组时，可采用此实施方式。在此例中，时序控制器也可设定传送各个启动脉冲至各别移位寄存器序列的时间点，使得源极驱动电路可适用于具有不同水平分辨率的显示设备。举例来说，时序控制器可传送一第一启动脉冲至一第一移位寄存器序列，传送一第二启动脉冲至一第二移位寄存器序列，传送一第三启动脉冲至一第三移位寄存器序列，传送一第四启动脉冲至一第四移位寄存器序列。对应于虚设信道的移位寄存器可平均分配至此四个移位寄存器序列，因此，时序控制器可在第一启动脉冲移位至一目标移位寄存器之前传送第二启动脉冲，并在第三启动脉冲移位至另一目标移位寄存器之前传送第四启动脉冲。
上述关于传送启动脉冲至移位寄存器的运作方式可归纳为一流程90，如图9所示。流程90可用于一显示设备的时序控制器，其包含以下步骤：
步骤900：开始。
步骤902：传送一第一启动脉冲至一第一移位寄存器，其为一第一移位寄存器序列的一端点。
步骤904：在第一启动脉冲移位至第一移位寄存器序列中的一目标移位寄存器之前，传送一第二启动脉冲至一第二移位寄存器，其为一第二移位寄存器序列的一端点。
步骤906：结束。
关于流程90的详细运作方式可参考上述段落的说明，在此不赘述。
综上所述，本发明实施例提供了一种用于源极驱动电路的新颖移位寄存器电路结构以及通过控制时序控制器传送启动脉冲的时间点来驱动显示面板的方法。移位寄存器可区分为多个移位寄存器序列，且时序控制器连接于每一移位寄存器序列的两端。时序控制器先传送一第一启动脉冲至第一移位寄存器序列，并在第一启动脉冲移位至一目标移位寄存器之前传送一第二启动脉冲。通过控制第二启动脉冲传送的时间点，源极驱动电路可适用于不同水平分辨率的显示面板。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。