本公开的实施例涉及一种移位缓存电路、栅极驱动电路、显示面板、显示设备及驱动方法。
背景技术：
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。栅极驱动电路基板(Gate-driver on Array，GOA)技术是通过光刻工艺将栅极驱动电路直接集成在显示装置的阵列基板上，GOA电路通常包括多个级联的移位寄存器，每个移位寄存器均对应一行栅线(例如，每个移位寄存器给一行栅线提供扫描驱动信号)，以实现对显示面板的扫描驱动。这种集成技术可以节省栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的空间，从而实现显示面板的窄边框，同时可以降低产品成本、提高产品的良率。
技术实现要素：
本公开的实施例提供一种移位缓存电路，包括：移位寄存器和与所述移位寄存器连接的多个缓存器，其中，所述移位寄存器包括移位输出端；所述移位寄存器被配置为响应于移位时钟信号，从所述移位输出端输出移位输出信号；每个所述缓存器包括缓存输入端和缓存输出端，所述缓存输入端与所述移位输出端连接；每个所述缓存器被配置为响应于缓存时钟信号，从所述缓存输出端输出缓存输出信号。
例如，在本公开实施例提供的移位缓存电路中，所述移位寄存器包括：移位输入电路，与移位输入端和移位上拉节点分别连接；第一移位复位电路，与所述移位上拉节点、第一移位下拉节点及第一电源端分别连接；移位输出电路，与所述移位上拉节点、移位时钟信号端及所述移位输出端分别连接；第一移位输出下拉电路，与所述移位输出端、所述第一移位下拉节点及所述第一电源端分别连接；第一下拉节点控制电路，与所述第一移位下拉节点、第一电源信号端及所述第一电源端分别连接；以及移位存储电容，与所述移位上拉节点及所述移位输出端分别连接。
例如，在本公开实施例提供的移位缓存电路中，每个所述缓存器包括：缓存输入电路，与所述缓存输入端和缓存上拉节点分别连接；第一缓存复位电路，与所述缓存上拉节点、第一缓存下拉节点及第二电源端分别连接；缓存输出电路，与所述缓存上拉节点、缓存时钟信号端及所述缓存输出端分别连接；第一缓存输出下拉电路，与所述缓存输出端、所述第一缓存下拉节点及所述第二电源端分别连接；以及缓存存储电容，与所述缓存上拉节点及所述缓存输出端分别连接。
例如，在本公开实施例提供的移位缓存电路中，所述第二电源端与所述第一电源端连接，所述第一缓存下拉节点与所述第一移位下拉节点连接。
例如，在本公开实施例提供的移位缓存电路中，所述移位输入电路包括第一移位晶体管，所述第一移位晶体管的第一极与所述移位输入端连接，所述第一移位晶体管的栅极与所述移位输入端连接，所述第一移位晶体管的第二极与所述移位上拉节点连接；所述第一移位复位电路包括第二移位晶体管，所述第二移位晶体管的第一极与所述移位上拉节点连接，所述第二移位晶体管的栅极与所述第一移位下拉节点连接，所述第二移位晶体管的第二极与所述第一电源端连接；所述移位输出电路包括第三移位晶体管，所述第三移位晶体管的第一极与所述移位时钟信号端连接，所述第三移位晶体管的栅极与所述移位上拉节点连接，所述第三移位晶体管的第二极与所述移位输出端连接；所述第一移位输出下拉电路包括第四移位晶体管，所述第四移位晶体管的第一极与所述移位输出端连接，所述第四移位晶体管的栅极与所述第一移位下拉节点连接，所述第四移位晶体管的第二极与所述第一电源端连接；所述第一下拉节点控制电路包括第五移位晶体管和第六移位晶体管，所述第五移位晶体管的第一极与所述第一电源信号端连接，所述第五移位晶体管的栅极与所述第一电源信号端连接，所述第五移位晶体管的第二极与所述第一移位下拉节点连接，所述第六移位晶体管的第一极与所述第一移位下拉节点连接，所述第六移位晶体管的栅极与所述移位上拉节点连接，所述第六移位晶体管的第二极与所述第一电源端连接；所述移位存储电容的第一端与所述移位上拉节点连接，所述移位存储电容的第二端与所述移位输出端连接。
例如，在本公开实施例提供的移位缓存电路中，所述缓存输入电路包括第一缓存晶体管，所述第一缓存晶体管的第一极与所述缓存输入端连接，所述第一缓存晶体管的栅极与使能信号端连接，所述第一缓存晶体管的第二极与所述缓存上拉节点连接；所述第一缓存复位电路包括第二缓存晶体管，所述第二缓存晶体管的第一极与所述缓存上拉节点连接，所述第二缓存晶体管的栅极与所述第一缓存下拉节点连接，所述第二缓存晶体管的第二极与所述第二电源端连接；所述缓存输出电路包括第三缓存晶体管，所述第三缓存晶体管的第一极与所述缓存时钟信号端连接，所述第三缓存晶体管的栅极与所述缓存上拉节点连接，所述第三缓存晶体管的第二极与所述缓存输出端连接；所述第一缓存输出下拉电路包括第四缓存晶体管，所述第四缓存晶体管的第一极与所述缓存输出端连接，所述第四缓存晶体管的栅极与所述第一缓存下拉节点连接，所述第四缓存晶体管的第二极与所述第二电源端连接；所述缓存存储电容的第一端与所述缓存上拉节点连接，所述缓存存储电容的第二端与所述缓存输出端连接。
例如，在本公开实施例提供的移位缓存电路中，所述移位寄存器还包括：第二移位复位电路，与所述移位上拉节点、第二移位下拉节点及第一电源端分别连接；第二移位输出下拉电路，与所述移位输出端、所述第二移位下拉节点及所述第一电源端分别连接；以及第二下拉节点控制电路，与所述第二移位下拉节点、第二电源信号端及所述第一电源端分别连接，每个所述缓存器还包括：第二缓存复位电路，与所述缓存上拉节点、第二缓存下拉节点及所述第二电源端分别连接；以及第二缓存输出下拉电路，与所述缓存输出端、所述第二缓存下拉节点及所述第二电源端分别连接，所述第一电源信号端提供的第一电源信号与所述第二电源信号端提供的第二电源信号互为反向信号。
例如，在本公开实施例提供的移位缓存电路中，所述第二移位复位电路包括第七移位晶体管，所述第七移位晶体管的第一极与所述移位上拉节点连接，所述第七移位晶体管的栅极与所述第二移位下拉节点连接，所述第七移位晶体管的第二极与所述第一电源端连接；所述第二移位输出下拉电路包括第八移位晶体管，所述第八移位晶体管的第一极与所述移位输出端连接，所述第八移位晶体管的栅极与所述第二移位下拉节点连接，所述第八移位晶体管的第二极与所述第一电源端连接；所述第二下拉节点控制电路包括第九移位晶体管和第十移位晶体管，所述第九移位晶体管的第一极与所述第二电源信号端连接，所述第九移位晶体管的栅极与所述第二电源信号端连接，所述第九移位晶体管的第二极与所述第二移位下拉节点连接，所述第十移位晶体管的第一极与所述第二移位下拉节点连接，所述第十移位晶体管的栅极与所述移位上拉节点连接，所述第十移位晶体管的第二极与所述第一电源端连接；所述第二缓存复位电路包括第五缓存晶体管，所述第五缓存晶体管的第一极与所述缓存上拉节点连接，所述第五缓存晶体管的栅极与所述第二缓存下拉节点连接，所述第五缓存晶体管的第二极与所述第二电源端连接；所述第二缓存输出下拉电路包括第六缓存晶体管，所述第六缓存晶体管的第一极与所述缓存输出端连接，所述第六缓存晶体管的栅极与所述第二缓存下拉节点连接，所述第六缓存晶体管的第二极与所述第二电源端连接。
例如，在本公开实施例提供的移位缓存电路中，所述第二缓存下拉节点与第二移位下拉节点连接。
例如，在本公开实施例提供的移位缓存电路中，每个所述移位寄存器与四个所述缓存器连接。
本公开的实施例还提供一种栅极驱动电路，包括多级移位缓存电路，其中，每级移位缓存电路包括本公开任一实施例提供的移位缓存电路。
例如，在本公开实施例提供的栅极驱动电路中，第2n-1级的移位缓存电路中的移位寄存器的移位输出端与第2n+1级的移位缓存电路中的移位寄存器的移位输入端连接，第2n级的移位缓存电路中的移位寄存器的移位输出端与第2n+2级的移位缓存电路中的移位寄存器的移位输入端连接，n为大于0的整数。
例如，在本公开实施例提供的栅极驱动电路中，第2n-1级的移位缓存电路中的缓存器的使能信号端被配置为接收第一使能信号；第2n级的移位缓存电路中的缓存器的使能信号端被配置为接收第二使能信号。
本公开的实施例还提供一种显示面板，包括本公开任一实施例提供的栅极驱动电路。
本公开的实施例还提供一种显示设备，包括本公开任一实施例提供的显示面板。
本公开的实施例还提供一种驱动本公开任一实施例提供的移位缓存电路的方法，包括：向所述移位寄存器施加所述移位时钟信号，使所述移位寄存器响应于所述移位时钟信号输出所述移位输出信号；以及在所述移位输出信号的时段内向所述多个缓存器施加所述缓存时钟信号，使所述多个缓存器顺次输出所述缓存输出信号。
例如，本公开实施例提供的移位缓存电路、栅极驱动电路、显示面板及驱动方法可以改变显示分辨率并可以在显示面板的不同区域进行选择性驱动。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，并非对本公开的限制。
图1是本公开实施例提供的一种移位缓存电路的示意图之一；
图2是本公开实施例提供的一种移位缓存电路的示意图之二；
图3是本公开实施例提供的一种移位缓存电路的示意图之三；
图4是本公开实施例提供的一种移位缓存电路的示意图之四；
图5是本公开实施例提供的一种移位缓存电路的示意图之五；
图6是本公开实施例提供的一种移位缓存电路的示意图之六；
图7是本公开实施例提供的一种移位缓存电路的示意图之七；
图8是本公开实施例提供的一种栅极驱动电路的示意图；
图9是本公开实施例提供的一种栅极驱动电路在第一分辨率模式时的驱动时序图；
图10是本公开实施例提供的一种栅极驱动电路在第二分辨率模式时的驱动时序图；
图11是本公开实施例提供的一种栅极驱动电路在第三分辨率模式时的驱动时序图；
图12是本公开实施例提供的一种显示面板的示意图；
图13是本公开实施例提供的一种显示设备的示意图；以及
图14是本公开实施例提供的一种驱动移位缓存电路的方法的流程图。
具体实施方式
下面将结合附图，对本公开实施例中的技术方案进行清楚、完整地描述参考在附图中示出并在以下描述中详述的非限制性示例实施例，更加全面地说明本公开的示例实施例和它们的多种特征及有利细节。应注意的是，图中示出的特征不是必须按照比例绘制。本公开省略了已知材料、组件和工艺技术的描述，从而不使本公开的示例实施例模糊。所给出的示例仅旨在有利于理解本公开示例实施例的实施，以及进一步使本领域技术人员能够实施示例实施例。因而，这些示例不应被理解为对本公开的实施例的范围的限制。
除非另外特别定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。此外，在本公开各个实施例中，相同或类似的参考标号表示相同或类似的构件。
应用传统的栅极驱动电路的显示面板的分辨率是固定的，不能根据实际需要调整分辨率，也无法在显示面板的不同区域实现选择性驱动。本公开实施例提供的移位缓存电路、栅极驱动电路、显示面板及驱动方法可以改变显示分辨率并可以在显示面板的不同区域进行选择性驱动。
本公开的实施例提供一种移位缓存电路100，如图1和图2所示，移位缓存电路100包括：移位寄存器110和与移位寄存器110连接的多个缓存器120。移位寄存器110包括移位输出端SOUT；移位寄存器110被配置为响应于移位时钟信号CLKS，从移位输出端SOUT输出移位输出信号。每个缓存器120包括缓存输入端BIN和缓存输出端BOUT，缓存输入端BIN与移位输出端SOUT连接；每个缓存器120被配置为响应于缓存时钟信号CLKB，从缓存输出端BOUT输出缓存输出信号。缓存输出信号即为栅极扫描信号。例如，每个缓存输出信号均作为栅极扫描信号，用于驱动显示面板中的一行或一列像素进行显示。
例如，如图1所示，移位缓存电路100包括一个移位寄存器110和与该移位寄存器110连接的两个缓存器120。又例如，如图2所示，移位缓存电路100包括一个移位寄存器110和与该移位寄存器110连接的四个缓存器120。需要说明的是，本公开的实施例中，与一个移位寄存器110连接的缓存器120的数量不局限于两个或四个，也可以是其它数量。
例如，与一个移位寄存器连接的缓存器的数量越多，应用该移位缓存电路的栅极驱动电路或显示面板能够被调整的分辨率的倍数越高，但相应的移位缓存电路漏电情况也会越严重。当移位缓存电路100包括一个移位寄存器110和与该移位寄存器110连接的四个缓存器120时，分辨率变化倍数与移位缓存电路的漏电情况得到较好的均衡。以下，以移位缓存电路100包括一个移位寄存器110和与该移位寄存器110连接的四个缓存器120为例进行说明。
例如，如图3所示，在本公开实施例提供的移位缓存电路100中，移位寄存器110包括：移位输入电路111、第一移位复位电路112、移位输出电路113、第一移位输出下拉电路114、第一下拉节点控制电路115和移位存储电容SC。移位输入电路111与移位输入端SIN和移位上拉节点SPU分别连接；第一移位复位电路112与移位上拉节点SPU、第一移位下拉节点SPD1及第一电源端VGL1分别连接；移位输出电路113与移位上拉节点SPU、移位时钟信号端(用于提供移位时钟信号CLKS)及移位输出端SOUT分别连接；第一移位输出下拉电路114与移位输出端SOUT、第一移位下拉节点SPD1及第一电源端VGL1分别连接；第一下拉节点控制电路115与第一移位下拉节点SPD1、第一电源信号端VDD1及第一电源端VGL1分别连接；移位存储电容SC与移位上拉节点SPU及移位输出端SOUT分别连接。
例如，如图3所示，在本公开实施例提供的移位缓存电路100中，每个缓存器120包括：缓存输入电路121、第一缓存复位电路122、缓存输出电路123、第一缓存输出下拉电路124和缓存存储电容BC。缓存输入电路121与缓存输入端BIN和缓存上拉节点BPU分别连接；第一缓存复位电路122与缓存上拉节点BPU、第一缓存下拉节点BPD1及第二电源端VGL2分别连接；缓存输出电路123与缓存上拉节点BPU、缓存时钟信号端(用于提供缓存时钟信号CLKB)及缓存输出端BOUT分别连接；第一缓存输出下拉电路124与缓存输出端BOUT、第一缓存下拉节点BPD1及第二电源端VGL2分别连接；缓存存储电容BC与缓存上拉节点BPU及缓存输出端BOUT分别连接。
需要说明的是，在本公开的实施例中，移位寄存器110和缓存器120还可以包括其它附加电路，图3中的移位寄存器110可以配合其它缓存器组成移位缓存电路，图3中的缓存器120也可以配合其它移位寄存器组成移位缓存电路。
例如，在本公开实施例提供的移位缓存电路100中，第一缓存下拉节点BPD1与第一移位下拉节点SPD1连接。也就是说，移位寄存器110和缓存器120可以共用第一下拉节点(包括第一缓存下拉节点BPD1与第一移位下拉节点SPD1)，这样可以减少用于控制第一下拉节点电压的电路的数量，从而简化电路，便于电路设计和生产。
例如，如图4所示，在本公开实施例提供的移位缓存电路100中，第二电源端VGL2可以与第一电源端VGL1连接。例如，第二电源端VGL2与第一电源端VGL1连接可以简化电路，便于电路设计和生产。例如，第一电源端VGL1的电压为低电平电压(例如，0V，-1V)，第二电源端VGL2的电压也为低电平电压。
例如，如图5所示，在本公开实施例提供的移位缓存电路100中，移位输入电路111包括第一移位晶体管T1，第一移位晶体管T1的第一极与移位输入端SIN连接，第一移位晶体管T1的栅极与移位输入端SIN连接，第一移位晶体管T1的第二极与移位上拉节点SPU连接。第一移位复位电路112包括第二移位晶体管T2，第二移位晶体管T2的第一极与移位上拉节点SPU连接，第二移位晶体管T2的栅极与第一移位下拉节点SPD1连接，第二移位晶体管T2的第二极与第一电源端VGL1连接。移位输出电路113包括第三移位晶体管T3，第三移位晶体管T3的第一极与移位时钟信号端连接以接收移位时钟信号CLKS，第三移位晶体管T3的栅极与移位上拉节点SPU连接，第三移位晶体管T3的第二极与移位输出端SOUT连接。第一移位输出下拉电路114包括第四移位晶体管T4，第四移位晶体管T4的第一极与移位输出端SOUT连接，第四移位晶体管T4的栅极与第一移位下拉节点SPD1连接，第四移位晶体管T4的第二极与第一电源端VGL1连接。第一下拉节点控制电路115包括第五移位晶体管T5和第六移位晶体管T6，第五移位晶体管T5的第一极与第一电源信号端VDD1连接，第五移位晶体管T5的栅极与第一电源信号端VDD1连接，第五移位晶体管T5的第二极与第一移位下拉节点SPD1连接，第六移位晶体管T6的第一极与第一移位下拉节点SPD1连接，第六移位晶体管T6的栅极与移位上拉节点SPU连接，第六移位晶体管T6的第二极与第一电源端VGL1连接。移位存储电容SC的第一端与移位上拉节点SPU连接，移位存储电容SC的第二端与移位输出端SOUT连接。
例如，如图5所示，在本公开实施例提供的移位缓存电路100中，缓存输入电路121包括第一缓存晶体管M1，第一缓存晶体管M1的第一极与缓存输入端BIN连接，第一缓存晶体管M1的栅极与使能信号端EN连接，第一缓存晶体管M1的第二极与缓存上拉节点BPU连接。第一缓存复位电路122包括第二缓存晶体管M2，第二缓存晶体管M2的第一极与缓存上拉节点BPU连接，第二缓存晶体管M2的栅极与第一缓存下拉节点BPD1连接，第二缓存晶体管M2的第二极与第二电源端VGL2连接。缓存输出电路123包括第三缓存晶体管M3，第三缓存晶体管M3的第一极与缓存时钟信号端连接以接收缓存时钟信号CLKB，第三缓存晶体管M3的栅极与缓存上拉节点BPU连接，第三缓存晶体管M3的第二极与缓存输出端BOUT连接。第一缓存输出下拉电路124包括第四缓存晶体管M4，第四缓存晶体管M4的第一极与缓存输出端BOUT连接，第四缓存晶体管M4的栅极与第一缓存下拉节点BPD1连接，第四缓存晶体管M4的第二极与第二电源端VGL2连接。缓存存储电容BC的第一端与缓存上拉节点BPU连接，缓存存储电容BC的第二端与缓存输出端BOUT连接。
例如，如图6所示，在本公开实施例提供的移位缓存电路100中，移位寄存器110还包括：第二移位复位电路116、第二移位输出下拉电路117和第二下拉节点控制电路118。第二移位复位电路116与移位上拉节点SPU、第二移位下拉节点SPD2及第一电源端VGL1分别连接；第二移位输出下拉电路117与移位输出端SOUT、第二移位下拉节点SPD2及第一电源端VGL1分别连接；第二下拉节点控制电路118与第二移位下拉节点SPD2、第二电源信号端VDD2及第一电源端VGL1分别连接。
例如，如图6所示，每个缓存器120还包括：第二缓存复位电路125和第二缓存输出下拉电路126。第二缓存复位电路125与缓存上拉节点BPU、第二缓存下拉节点BPD2及第二电源端VGL2分别连接；第二缓存输出下拉电路126与缓存输出端BOUT、第二缓存下拉节点BPD2及第二电源端VGL2分别连接。
例如，第一电源信号端VDD1提供的第一电源信号与第二电源信号端VDD2提供的第二电源信号互为反向信号。也就是说，当第一电源信号端VDD1提供的第一电源信号为高电平(例如5V或8V)时，第二电源信号端VDD2提供的第二电源信号为低电平(例如0V，-1V)；当第一电源信号端VDD1提供的第一电源信号为低电平(例如0V，-1V)时，第二电源信号端VDD2提供的第二电源信号为高电平(例如5V或8V)。
例如，如图7所示，在本公开实施例提供的移位缓存电路100中，第二移位复位电路116包括第七移位晶体管T7，第七移位晶体管T7的第一极与移位上拉节点SPU连接，第七移位晶体管T7的栅极与第二移位下拉节点SPD2连接，第七移位晶体管T7的第二极与第一电源端VGL1连接；第二移位输出下拉电路117包括第八移位晶体管T8，第八移位晶体管T8的第一极与移位输出端SOUT连接，第八移位晶体管T8的栅极与第二移位下拉节点SPD2连接，第八移位晶体管T8的第二极与第一电源端VGL1连接。第二下拉节点控制电路118包括第九移位晶体管T9和第十移位晶体管T10，第九移位晶体管T9的第一极与第二电源信号端VDD2连接，第九移位晶体管T9的栅极与第二电源信号端VDD2连接，第九移位晶体管T9的第二极与第二移位下拉节点SPD2连接，第十移位晶体管T10的第一极与第二移位下拉节点SPD2连接，第十移位晶体管T10的栅极与移位上拉节点SPU连接，第十移位晶体管T10的第二极与第一电源端VGL1连接。
例如，如图7所示，第二缓存复位电路125包括第五缓存晶体管M5，第五缓存晶体管M5的第一极与缓存上拉节点BPU连接，第五缓存晶体管M5的栅极与第二缓存下拉节点BPD2连接，第五缓存晶体管M5的第二极与第二电源端VGL2连接。第二缓存输出下拉电路126包括第六缓存晶体管M6，第六缓存晶体管M6的第一极与缓存输出端BOUT连接，第六缓存晶体管M6的栅极与第二缓存下拉节点BPD2连接，第六缓存晶体管M6的第二极与第二电源端VGL2连接。
需要说明的是，本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极，所以本公开实施例中全部或部分晶体管的第一极和第二极根据需要是可以互换的。例如，本公开实施例所述的晶体管的第一极可以为源极，第二极可以为漏极；或者，晶体管的第一极为漏极，第二极为源极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V)，关闭电压为高电平电压(例如，5V)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V)，关闭电压为低电平电压(例如，0V)。本公开的实施例以第一移位晶体管T1、第二移位晶体管T2、第三移位晶体管T3、第四移位晶体管T4、第五移位晶体管T5、第六移位晶体管T6、第七移位晶体管T7、第八移位晶体管T8、第九移位晶体管T9、第十移位晶体管T10、第一缓存晶体管M1、第二缓存晶体管M2、第三缓存晶体管M3、第四缓存晶体管M4、第五缓存晶体管M5和第六缓存晶体管M6均为N型晶体管为例进行说明。基于本公开对该实现方式的描述和教导，本领域普通技术人员在没有做出创造性劳动前提下能够容易想到本公开实施例采用P型晶体管或N型和P型晶体管组合的实现方式，因此，这些实现方式也是在本公开的保护范围内的。
例如，如图7所示，在本公开实施例提供的移位缓存电路100中，第二缓存下拉节点BPD2可以与第二移位下拉节点SPD2连接。也就是说，移位寄存器110和缓存器120可以共用第二下拉节点(包括第二缓存下拉节点BPD2和第一移位下拉节点SPD2)，这样可以减少用于控制第二下拉节点电压的电路的数量，从而简化电路，便于电路设计和生产。
例如，在本公开实施例提供的移位缓存电路100中，在不同的帧中，第一下拉节点控制电路115和第二下拉节点控制电路118可以控制第一下拉节点(包括第一移位下拉节点SPD1和第一缓存下拉节点BPD1)和第二下拉节点(包括第一移位下拉节点SPD2和第二缓存下拉节点BPD2)分别工作，这样可以降低了晶体管长时间处于开启状态导致故障的可能性，提高了移位缓存电路的抗干扰能力，进而提高了移位缓存电路的可靠性。
例如，在本公开实施例中所述的“一帧”和“另一帧”可以是相邻的两帧，也可以是不相邻的两帧，在此不做限定。例如，移位寄存器的各信号的驱动时序可以为该“一帧”的驱动时序和该“另一帧”的驱动时序的交替，交替的周期可以为每帧进行交替、每两帧进行交替、每三帧进行交替等，本公开在此不作限定。
例如，在每帧显示时间内，将第一电源信号端VDD1提供的第一电源信号和第二电源信号端VDD2提供的第二电源信号均设置为与上一帧显示时间内信号的反向信号。也就是说，第一电源信号端VDD1提供的第一电源信号和第二电源信号端VDD2提供的第二电源信号均是上一帧的反向信号。
例如，根据电路的具体情况，可以灵活选择每隔若干帧将将第一电源信号端VDD1提供的第一电源信号和第二电源信号端VDD2提供的第二电源信号变换一次。
例如，在本公开实施例提供的移位缓存电路100中，每个移位寄存器110与四个缓存器120连接。需要说明的是，图3-图7所示的移位缓存电路100中包括四个缓存器120，但为了图示清楚，仅示出了一个缓存器120的具体组成，以方框示意的缓存器120也可以具有与具体示出组成的缓存器相同或相似的电路结构。
本公开的实施例还提供一种栅极驱动电路10，如图8所示，栅极驱动电路10包括多级本公开任一实施例提供的移位缓存电路100。
例如，第一级移位寄存器SR1的移位时钟信号端与第一移位时钟CS1连接，将第一移位时钟CS1提供的信号作为移位时钟信号CLKS；第二级移位寄存器SR2的移位时钟信号端与第二移位时钟CS2连接，将第二移位时钟CS2提供的信号作为移位时钟信号CLKS；第三级移位寄存器SR3的移位时钟信号端与第三移位时钟CS3连接，将第三移位时钟CS3提供的信号作为移位时钟信号CLKS；第四级移位寄存器SR4的移位时钟信号端与第四移位时钟CS4连接，将第四移位时钟CS4提供的信号作为移位时钟信号CLKS。类似地，第五级移位寄存器SR5的移位时钟信号端与第一移位时钟CS1连接，将第一移位时钟CS1提供的信号作为移位时钟信号CLKS；第六级移位寄存器SR6的移位时钟信号端与第二移位时钟CS2连接，将第二移位时钟CS2提供的信号作为移位时钟信号CLKS；第七级移位寄存器SR7的移位时钟信号端与第三移位时钟CS3连接，将第三移位时钟CS3提供的信号作为移位时钟信号CLKS；第八级移位寄存器SR8的移位时钟信号端与第四移位时钟CS4连接，将第四移位时钟CS4提供的信号作为移位时钟信号CLKS。也就是说，每四级移位寄存器为一个周期，分别与第一移位时钟CS1、第二移位时钟CS2、第三移位时钟CS3和第四移位时钟CS4连接。
例如，第一级缓存器BF1的缓存时钟信号端与第一缓存时钟CB1连接，将第一缓存时钟CB1提供的信号作为缓存时钟信号CLKB；第二级缓存器BF2的缓存时钟信号端与第二缓存时钟CB2连接，将第二缓存时钟CB2提供的信号作为缓存时钟信号CLKB；第三级缓存器BF3的缓存时钟信号端与第三缓存时钟CB3连接，将第三缓存时钟CB3提供的信号作为缓存时钟信号CLKB；第四级缓存器BF4的缓存时钟信号端与第四缓存时钟CB4连接，将第四缓存时钟CB4提供的信号作为缓存时钟信号CLKB；第五级缓存器BF5的缓存时钟信号端与第五缓存时钟CB5连接，将第五缓存时钟CB5提供的信号作为缓存时钟信号CLKB；第六级缓存器BF6的缓存时钟信号端与第六缓存时钟CB6连接，将第六缓存时钟CB6提供的信号作为缓存时钟信号CLKB；第七级缓存器BF7的缓存时钟信号端与第七缓存时钟CB7连接，将第七缓存时钟CB7提供的信号作为缓存时钟信号CLKB；第八级缓存器BF8的缓存时钟信号端与第八缓存时钟CB8连接，将第八缓存时钟CB8提供的信号作为缓存时钟信号CLKB。类似地，每八级缓存器为一个周期，分别与第一缓存时钟CB1、第二缓存时钟CB2、第三缓存时钟CB3、第四缓存时钟CB4、第五缓存时钟CB5、第六缓存时钟CB6、第七缓存时钟CB7和第八缓存时钟CB8连接。
例如，如图8所示，在本公开实施例提供的栅极驱动电路10中，第2n-1级的移位缓存电路100中的移位寄存器110的移位输出端SOUT与第2n+1级的移位缓存电路100中的移位寄存器110的移位输入端SIN连接，第2n级的移位缓存电路100中的移位寄存器110的移位输出端SOUT与第2n+2级的移位缓存电路100中的移位寄存器110的移位输入端SIN连接，n为大于0的整数。
例如，如图8所示，第一级移位寄存器的移位输入端SIN与第一触发信号端连接以接收第一触发信号STV。例如，第二级移位寄存器的移位输入端SIN也可以与第一触发信号端连接以接收第一触发信号STV。又例如，第一级移位寄存器的移位输入端SIN和第二级移位寄存器的移位输入端SIN也可以接收不同的触发信号。
例如，如图8所示，栅极驱动电路10包括m级移位寄存器SR1、SR2……SRm和与这些移位寄存器对应连接的4m级缓存器BF1、BF2……BF4m(即，每级包括一个移位寄存器和四个缓存器)。移位寄存器SR1、SR2……SRm均可以是本公开任一实施例提供的移位寄存器110，缓存器BF1、BF2……BF4m均可以是本公开任一实施例提供的缓存器120。缓存器BF1、BF2……BF4m的缓存输出端BOUT分别与栅线G1、G2……G4m对应连接。
例如，如图8所示，在本公开实施例提供的栅极驱动电路10中，第2n-1级的移位缓存电路100中的缓存器120的使能信号端EN被配置为接收第一使能信号EN1；第2n级的移位缓存电路100中的缓存器120的使能信号端EN被配置为接收第二使能信号EN2。
例如，第2n-1级的移位缓存电路100中的缓存器120接收第一使能信号EN1；第2n级的移位缓存电路100中的缓存器120接收第二使能信号EN2，第一使能信号EN1和第二使能信号EN2不同，可以防止异常输出。
例如，图9是本公开实施例提供的一种栅极驱动电路在第一分辨率模式时的驱动时序图；图10是本公开实施例提供的一种栅极驱动电路在第二分辨率模式时的驱动时序图；图11是本公开实施例提供的一种栅极驱动电路在第三分辨率模式时的驱动时序图。例如，第一分辨率模式的分辨率是8K，第二分辨率模式的分辨率是UD(4K)，第三分辨率模式的分辨率是FDH(2K)。也就是说，第一分辨率模式的分辨率是第二分辨率模式分辨率的两倍，第二分辨率模式的分辨率是第三分辨率模式分辨率的两倍。本公开实施例提供的移位缓存电路和栅极驱动电路可以在不同的区域实现四倍的分辨率变化。
下面结合图7所示的移位缓存电路、图8所示的栅极驱动电路以及图9-图11所示的驱动时序示例性说明移位寄存器和栅极驱动电路的工作原理。例如，由于第一电源信号端VDD1提供的第一电源信号和第二电源信号端VDD2提供的第二电源信号互为反向信号，接下来以第一电源信号端VDD1提供的第一电源信号为高电平信号，第二电源信号端VDD2提供的第二电源信号为低电平信号为例进行说明，也就是说，第二移位下拉节点SPD2和第二缓存下拉节点BPD2均保持低电平。
例如，参见图7、图8和图9，高电平的第一触发信号STV输入第一移位晶体管T1的第一极和栅极，第一移位晶体管T1将高电平的第一触发信号STV输入移位上拉节点SPU_1，第三移位晶体管T3开启，第六移位晶体管T6开启，将第一电源端VGL1的低电平电压输入到第一移位下拉节点SPD1，第二移位晶体管T2和第四移位晶体管T4关闭，由于第二移位下拉节点SPD2为低电平，所以第七移位晶体管T7和第八移位晶体管T8关闭；高电平的移位时钟信号CLKS通过第三移位晶体管T3输入移位输出端SOUT_1；由于移位存储电容SC的自举作用，移位上拉节点SPU_1的电压进一步升高，使得第三移位晶体管T3更为充分地开启，高电平的移位时钟信号CLKS通过第三移位晶体管T3输出到移位输出端SOUT_1。移位输出端SOUT_1将高电平电压输入到缓存输入端BIN，高电平的第一使能信号EN1通过使能信号端EN输入到第一缓存晶体管M1的栅极，第一缓存晶体管M1开启，第一缓存晶体管M1将缓存输入端BIN的高电平电压输入到缓存上拉节点BPU；由于第一缓存下拉节点BPD1与第一移位下拉节点SPD1连接，所以第一缓存下拉节点BPD1也为低电平，第二缓存晶体管M2和第四缓存晶体管M4关闭，由于第二缓存下拉节点BPD2为低电平，所以第五缓存晶体管M5和第六缓存晶体管M6关闭；高电平的缓存时钟信号CLKB通过第三缓存晶体管M3输入缓存输出端BOUT_1；由于缓存存储电容BC的自举作用，缓存上拉节点BPU_1的电压进一步升高，使得第三缓存晶体管M3更为充分地开启，高电平的缓存时钟信号CLKB通过第三缓存晶体管M3输出到缓存输出端BOUT_1，缓存输出端BOUT_1可以将高电平信号输出到显示面板上的栅线G1。例如，参见图9，在第一级移位寄存器的高电平的移位输出信号的时段内，通过例如第一缓存时钟CB1、第二缓存时钟CB2、第三缓存时钟CB3和第四缓存时钟CB4分别向与同一个移位寄存器连接的四个缓存器顺次施加缓存时钟信号，可以使缓存器顺次输出缓存输出信号。类似地，在奇数级(第2n-1级，n为大于0的整数)移位寄存器的高电平的移位输出信号的时段内，通过例如第一缓存时钟CB1、第二缓存时钟CB2、第三缓存时钟CB3和第四缓存时钟CB4分别向与该奇数级移位寄存器连接的四个缓存器顺次施加缓存时钟信号，可以使缓存器顺次输出缓存输出信号；在偶数级(第2n级，n为大于0的整数)移位寄存器的高电平的移位输出信号的时段内，通过例如第五缓存时钟CB5、第六缓存时钟CB6、第七缓存时钟CB7和第八缓存时钟CB8分别向与该偶数级移位寄存器连接的四个缓存器顺次施加缓存时钟信号，可以使缓存器顺次输出缓存输出信号。这样就可以实现第一分辨率模式。
例如，参见图7、图8和图10，图10与图9的不同之处在于通过调整第一缓存时钟CB1、第二缓存时钟CB2、第三缓存时钟CB3、第四缓存时钟CB4、第五缓存时钟CB5、第六缓存时钟CB6、第七缓存时钟CB7和第八缓存时钟CB8的时序，使第一缓存时钟CB1和第二缓存时钟CB2的时序相同、第三缓存时钟CB3和第四缓存时钟CB4的时序相同、第五缓存时钟CB5和第六缓存时钟CB6的时序相同、第七缓存时钟CB7和第八缓存时钟CB8的时序相同。相应的，相邻两个的缓存器的输出相同，这样可以使对应的显示面板中的每两行相邻的栅线同时开启以接收相同的数据信号。相比于图9中的情形，图10中的情形的分辨率降低为图9中情形的一半，也就是说，图10中的情形的帧频可以提高为图9中情形的两倍。这样就实现了第二分辨率模式。
例如，参见图7、图8和图11，图11与图9的不同之处在于通过调整第一缓存时钟CB1、第二缓存时钟CB2、第三缓存时钟CB3、第四缓存时钟CB4、第五缓存时钟CB5、第六缓存时钟CB6、第七缓存时钟CB7和第八缓存时钟CB8的时序，使第一缓存时钟CB1、第二缓存时钟CB2、第三缓存时钟CB3和第四缓存时钟CB4的时序相同，使第五缓存时钟CB5、第六缓存时钟CB6、第七缓存时钟CB7和第八缓存时钟CB8的时序相同。相应的，相邻四个的缓存器的输出相同，也就是说，这样可以使对应的显示面板中的每四行相邻的栅线同时开启以接收相同的数据信号。相比于图9中的情形，图11中的情形的分辨率降低为图9中情形的四分之一，也就是说，图11中的情形的帧频可以提高为图9中情形的四倍。这样就实现了第三分辨率模式。
例如，在栅极驱动电路或显示面板的不同区域中可以实现不同分辨率的选择性驱动。例如，可以将栅极驱动电路或显示面板划分为多个不同的行块，根据显示内容的需要，在一些行块中应用第一分辨率模式以实现高分辨率(例如，8K)显示，在一些行块中应用第二分辨率模式以实现中分辨率(例如，UD，4K)显示从而兼顾分辨率与帧频，在一些行块中应用第三分辨率模式以实现低分辨率(例如，FHD，2K)显示，从而提高帧频。
需要说明的是，为了描述的清楚，以上描述中的下划线和之后的数字(例如“_1”)代表相应级的移位寄存器、缓存器或其中某个部件的标记，例如，“SPU_1”代表第一级移位寄存器中的移位上拉节点；“SOUT_1”代表第一级移位寄存器中的移位输出端；“SPD1_1”代表第一级移位寄存器中的第一移位下拉节点。在每级移位缓存电路中，包括一个移位寄存器和四个缓存器，“BOUT_1”代表第一个缓存器中的缓存输出端，“BOUT_2”代表第二个缓存器中的缓存输出端，“BOUT_3”代表第三个缓存器中的缓存输出端，“BOUT_4”代表第四个缓存器中的缓存输出端。
本公开的实施例还提供一种显示面板1，如图12所示，显示面板1包括本公开任一实施例提供的栅极驱动电路10。
例如，如图12所示，本公开实施例提供的显示面板1还包括栅线11、数据线12以及由栅线11和数据线12交叉限定的多个像素单元13，栅极驱动电路10被配置为向栅线11提供栅极驱动信号。
例如，栅线11可以包括图8中所示的栅线G1、G2……G4m，缓存器BF1、BF2……BF4m中每个缓存器用于向对应的栅线G1、G2……G4m输出一行栅极驱动信号。
例如，本公开的实施例还提供一种显示设备2，如图13所示，该显示设备2包括本公开任一实施例提供的显示面板1。
例如，显示设备2可以为电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
例如，在本公开的至少一个实施例中，显示设备2还可以包括信号接收电路、视频信号解码电路等从而可以接收、处理视频信号，或者根据需要还可以包括调制解调电路或天线等从而可以通过网络、无线信号等与其他设备信号连接。
本公开的实施例还提供一种驱动本公开任一实施例提供的移位缓存电路100的方法，如图14所示，该方法包括如下步骤：
步骤S10：向移位寄存器110施加移位时钟信号CLKS，使移位寄存器110响应于移位时钟信号CLKS输出移位输出信号；以及
步骤S20：在移位输出信号的时段内向多个缓存器120施加缓存时钟信号CLKB，使多个缓存器120顺次输出缓存输出信号。
例如，在步骤S10中，向移位寄存器110施加高电平的移位时钟信号CLKS，使移位寄存器110响应于高电平的移位时钟信号CLKS输出移位输出信号。
例如，在步骤S20中，在高电平的移位输出信号的时段内向多个缓存器120施加高电平的缓存时钟信号CLKB，使多个缓存器120顺次输出高电平的缓存输出信号。
例如，本公开实施例提供的移位缓存电路、栅极驱动电路、显示面板及驱动方法可以改变显示分辨率并可以在显示面板的不同区域进行选择性驱动。
虽然上文中已经用一般性说明及具体实施方式，对本公开作了详尽的描述，但在本公开实施例基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本公开精神的基础上所做的这些修改或改进，均属于本公开要求保护的范围。