栅极驱动电路的制作方法

专利名称：栅极驱动电路的制作方法
技术领域：
本发明涉及一种栅极驱动电路，且尤其涉及一种用于液晶显示器的栅极驱动电路。
背景技术：
液晶显示器的传统驱动结构如图1所示，液晶显示器1包含阵列基板3，其主要由 m条数据线(D1-Dm)与η条数据线(G1-Gn)所划分的像素阵列构成，其中m条数据线由多个 数据驱动芯片5驱动，η条栅极线由多个栅极驱动芯片7驱动，另外，时序控制器(未图示) 控制栅极驱动芯片7与数据驱动芯片5。为了分辨率的需求，像素阵列的像素数目必须提高；因此，驱动像素的栅极线与数 据线的数目，以及负责输出驱动电压的数据驱动芯片与栅极驱动芯片的数目也必须提高， 造成液晶显示器的制造成本过高。如图2所示，为了降低成本，现有技术将栅极驱动芯片7由集成栅极驱动电路 (integrated gate driver ；I⑶)9取代，此集成栅极驱动电路9与像素阵列同时被制作于 阵列基板3上，藉此可省下栅极驱动芯片7的零件成本；并且，将集成栅极驱动器9划分 为多个级(stage)的驱动器，通过种种不同电路布局设计，使得第η级的输入信号等于第 η-1级的输出信号、第η级的输出信号等于第η+1级的输入信号，以类似移位寄存器(shift register)的概念来产生输出信号至各栅极线以驱动像素。现有技术的栅极驱动器或移位寄存器(shift register)设计举例有美国专利 US5, 222，082、美国专利US5，410，583。其缺点在于其电路中的某些开关元件，其控制端(例 如栅极)耦接高电压源或时钟信号，长期使用下将造成开关的临界电压偏移，使得电路的 稳定性与可靠度不佳。另外，现有技术的电路结构其耗电功率较大，实有改善的必要。因此，亟需提供一种新的栅极驱动电路，以改善上述缺陷。

发明内容
本发明的目的在于提供一种新的栅极驱动电路及其驱动方法，具有良好的稳定性 与可靠性，并且，耗电功率相较现有技术可大幅降低。根据上述目的，本发明实施例提供一种栅极驱动电路，包含多个串接的驱动单元， 每一驱动单元接收多个时钟信号以驱动负载，每一驱动单元包含信号输入端，接收输入信 号；信号输出端，输出输出信号；第一开关，具有第一端耦接该信号输入端、第二端耦接第 一节点X、控制端接收第一时钟信号；第二开关，具有第一端与控制端耦接该信号输入端、 第二端耦接该第一节点；第三开关，具有第一端接收第二时钟信号、第二端耦接该信号输出 端、控制端耦接该第一节点；第四开关，该第四开关具有第一端耦接该第一节点、第二端耦 接低电压源、控制端接收来自下两级驱动单元的输出信号；其中每一驱动单元的信号输出 端耦接至下一级驱动单元的信号输入端。


图1为现有液晶显示器的框图；图2为另一现有液晶显示器的框图，其中液晶显示器的栅极驱动电路为栅极驱动 电路；图3A为本发明实施例的栅极驱动电路的框图，其使用4个时钟信号；图;3B为图3A中的时钟产生器所产生的时钟信号的时钟图；图4为本发明第一实施例的第二驱动单元的电路图；图5A为图4的第二驱动单元中各信号的时钟图；图5B为根据图5A的各开关的运作示意图；图6为本发明另一实施例的第二驱动单元的电路图；图7A为图6的第二驱动单元中各信号的时钟图；图7B为根据图7A的各开关的运作示意图；图8为本发明另一实施例的第二驱动单元的电路图；图9A为图8的第二驱动单元中各信号的时钟图；图9B为根据图9A的各开关的运作示意图；及图9C为另一实施例的图8第二驱动单元中各信号的时钟图。
具体实施例方式以下将详述本案的各实施例，并结合附图进行说明。除了这些详细描述之外，本发 明还可以广泛地实施在其它的实施例中，任何所述实施例的轻易替代、修改、等效变化都包 含在本案的范围内，并以所附的权利要求为准。在说明书的描述中，为了使读者对本发明有 较完整的了解，提供了许多特定细节；然而，本发明可能在省略部分或全部这些特定细节的 前提下，仍可实施。此外，众所周知的步骤或元件并未描述于细节中，以避免造成本发明不 必要的限制。图3A显示本发明实施例的栅极驱动电路10的框图。栅极驱动电路10包含多个 串接的驱动单元11，例如图中所示的第一驱动单元、第二驱动单元、第三驱动单元、第四驱 动单元等等，其中每个驱动单元11接收输入信号、反馈信号及三个时钟信号，其中时钟信 号CKl至CK4是由时钟产生器20所提供，且此时钟产生器20可包含或不包含于该栅极驱 动电路10中。每一驱动单元包含信号输入端12、反馈信号输入端14与信号输出端13以接收输 入信号与反馈信号并输出输出信号。每一驱动单元11的信号输出端13耦接至下一个驱动 单元的信号输入端12以及前两级驱动单元的反馈信号输入端14，例如，若第二驱动单元为 第η级驱动单元，其信号输出端13耦接至第三驱动单元(第η+1级驱动单元)的信号输入 端12，且第四驱动单(第η+2级驱动单元)元的信号输出端13耦接至第二驱动单元的反 馈信号端14;因此，每一级驱动单元11的输入信号是前一级驱动单元的输出信号，且第η+2 级驱动单元的输出信号是第η级驱动单元的反馈信号，但是，由于第一驱动单元11为该串 接驱动单元的第一级驱动单元，其信号输入端12接收栅极驱动电路10所接收的输入信号， 例如，起始信号。图;3Β显示本发明实施例的栅极驱动电路10所接收的时钟信号的时序图，时钟产生器20共产生四个时钟信号CK1、CK2、CK3、CK4，且该时钟信号依序彼此间具有相位差，例 如相差一个脉冲宽度W，但不以此为限。换言之，如图:3B所示，时钟信号CK2落后CKl 一个 脉冲宽度的相位差(或CK2与CKl相差一个脉冲宽度的相位差)，而时钟信号CK3亦落后 CK2 一个脉冲宽度的相位差(或时钟信号CK2与CK3相差一个脉冲宽度的相位差)，依此类 推，即两相邻时钟信号彼此间相差一相同相位差。另外，在本发明后面所述各实施例中，在 未特别说明时，每一时钟信号将具有相同的脉冲宽度。图4显示本发明实施例的栅极驱动电路10的一个驱动单元的电路图，本实施例以 第二驱动单元为例做说明，并假设其为第η级驱动单元。第二驱动单元11具有信号输入端12、信号输出端13、第一开关礼、第二开关M2、第 三开关M3、第四开关M4,上述开关M1至M4可以为薄膜晶体管或任何半导体开关元件，例如 NMOS晶体管、PMOS晶体管、BJT晶体管等等。其中第二驱动单元11是用来驱动像素阵列中的一列像素，特别是该列像素的半 导体开关元件，图中以电阻Rumi及电容Cumd等效一列像素。此外，为了方便说明，下文中将 「第一节点X」简称为「节点X」、「第二节点Ζ」简称为「节点Ζ」;例如，「第一开关MJ简称为 「开关MJ、「第一时钟信号CK1」简称为「时钟信号CK1」，其它亦以此类推。如前所述，第二驱动单元11接收输入信号anput)并输出输出信号(Output)以 驱动像素阵列中的一列像素并输出至下一级驱动单元作为下一级驱动单元的输入信号。每个开关具有控制端、第一端、第二端。开关M1的第一端耦接信号输入端12以接 收输入信号(Input)、第二端耦接节点X、控制端耦接时钟信号CKl。开关M2的第一端与控 制端耦接信号输入端12以接收输入信号(Input)、第二端耦接节点X。开关M3的第一端耦 接时钟信号CK2、第二端耦接信号输出端13以及开关M8的第一端、控制端耦接节点X。开 关虬的第一端耦接节点X、第二端耦接低电压源Vss (具低电位，例如-10V)、控制端耦接来 自第N+2级驱动单元的反馈信号，亦即，第N+2级驱动单元的输出信号。图5A及5B显示本发明实施例的栅极驱动电路10的驱动方法，其中图5A显示栅 极驱动电路10根据图4的驱动单元，例如第二驱动单元11中的输入信号hput、时钟信号 CK1-CK2、节点X的电位、反馈信号N+2、输出信号Output的时序图，而图5B则为相对于图 5A的开关M1至开关M4的操作状态。此外，为便于说明，此处以电阻Rmad及电容Cumd等效第 二驱动单元11所耦接的负载。再者，于下列说明中，高准位例如可为15伏特；低准位例如 可为- ο伏特，但其并非用以限定本发明。首先于Tl期间，信号输入端12所接收的输入信号Input为高准位且时钟信号CKl 亦为高准位，因此开关Mp M2导通，该输入信号Input被耦合至节点X并将该节点X的电位 充电至高准位。反馈信号N+2为低准位使得开关M4关闭，节点X保持在高准位。藉此，开 关礼导通，时钟信号CK2被耦合至输出端13。此时，由于时钟信号CK2为低准位，输出端13 输出低准位的输出信号Output。于T2期间，输入信号Input与时钟信号CKl为低准位，因此开关M1J2关闭。反馈 信号N+2为低准位，开关M4关闭；因此，藉由开关M3的寄生电容，节点X的电位仍保持于高 准位，使得开关M3仍处于导通状态。此时，由于时钟信号CK2为高准位，因此输出端13输 出高准位的输出信号Output至负载电容Cum及电阻Rum，此输出信号Output其相对于输 入信号Input具有相位延迟，例如一个时钟信号的脉冲宽度的延迟。
于T3期间，输入信号Input及时钟信号CKl均为低准位，开关M1J2维持关闭。反 馈信号N+2为低准位，开关M4维持关闭。因此，藉由该第三开关M3的寄生电容，节点X的电 位仍维持在高准位，开关M3仍处于导通状态。此时，由于时钟信号CK2为低准位，输出端13 通过开关M3输出低准位的输出信号Output。于T4期间，输入信号Input及时钟信号CKl均为低准位，开关M1J2维持关闭。反 馈信号N+2为高准位，开关M4导通，使得节点X的电位被放电至低准位，故开关M3关闭，输 出端13输出低准位的输出信号Output。于T5期间，时钟信号CKl为高准位，开关M1导通。输入信号Input为低准位，开 关礼关闭。节点X与输出信号维持在低电位。于T6期间，输入信号hput、时钟信号CK1、反馈信号N+2均为低准位，开关Μ^Μ2、 M4关闭。节点X的电位维持在低准位，开关M3关闭，时钟信号CK2的高准位无法耦合至输 出信号，输出信号Output维持在低准位。于T7至T8期间，输入信号hput、时钟信号CKl、时钟信号CK2、反馈信号N+2均 为低准位，开关M1J2J4关闭。节点X的电位维持在低准位，开关M3关闭，输出信号Output 维持在低准位。根据本发明实施例所述的栅极驱动电路与驱动方法，负责输出输出信号的开关 M3，其开启时间被拉长，充电期间由现有技术的Tl期间加T2期间，增长为Tl加T2加T3期 间，可确保开关M3有充分的作业时间。另外，由于开关M1在长期操作后可能会产生临界电 压偏移问题，加入开关M2的设计可改善此偏移问题，以确保高准位的电压经由开关M2被充 电至节点X，而开关M4的设计用于T4期间时，节点X的电位经由开关M4被放电至低准位。 另外，每个驱动单元仅使用两个时钟信号，且时钟信号工作周期(dutycycle)仅为1/4，如 此可降低电力消耗，节省能源。图6显示本发明另一实施例的栅极驱动电路10的一个驱动单元的电路图，本实施 例以第二驱动单元为例做说明，并假设其为第η级驱动单元，与图4实施例的不同处在于， 每个驱动单元11增加了第五开关M5、第六开关Μ6、第七开关M7、第八开关M8、第九开关Μ9。开关M9的第一端与控制端耦接时钟信号CK1、第二端耦接节点Z与开关Μ5的第一 端。开关M5的第一端耦接开关M4的第二端与节点Ζ、第二端耦接低电压源Vss、控制端耦接 信号输入端12以接收输入信号anput)。开关M6的第一端耦接节点Z、第二端耦接低电压 源Vss、控制端耦接时钟信号CK3。开关M7的第一端耦接节点X、第二端耦接低电压源Vss、控 制端耦接节点Z。开关M8的第一端耦接开关M3的第二端、第二端耦接低电压源Vss、控制端 耦接节点Z。图7A及7B显示本发明实施例的栅极驱动电路10的驱动方法，其中图7A显示栅 极驱动电路10根据图6的驱动单元，例如第二驱动单元11中的输入信号hput、时钟信号 CK1-CK3、节点X的电位、节点Z的电位、反馈信号N+2、输出信号Output的时序图，而图7B 则为相对于图7A的开关M1至开关M9的操作状态。首先于Tl期间，信号输入端12所接收 的输入信号Input为高准位且时钟信号CKl亦为高准位，因此开*Mi、M2、M9、M5导通，该输入 信号Input被耦合至节点X并将该节点X的电位充电至高准位。而开关M9、M5导通使得节 点Z的电位相等于低电压源Vss，因此开*M7、M8皆关闭，且因反馈信号N+2为低准位使得开 关M4关闭，故节点X保持在高准位。藉此，开关M3导通，时钟信号CK2被耦合至输出端13。此时，由于时钟信号CK2为低准位，输出端13输出低准位的输出信号Output。于T2期间，输入信号Input与时钟信号CKl为低准位，因此开关MpM2J9J5关闭。 时钟信号CK3、反馈信号N+2为低准位，因此开*M6、M4关闭，另开关M7、M8维持关闭；因此， 藉由开关M3的寄生电容，节点X的电位仍保持于高准位，使得开关M3仍处于导通状态。此 时，由于时钟信号CK2为高准位，因此输出端13输出高准位的输出信号Output至负载电容 Cum及电阻Rum，此输出信号Output其相对于输入信号Input具有相位延迟，例如一个脉 冲宽度的延迟。于T3期间，输入信号Input及时钟信号CKl均为低准位，开关Mi、M2、M9、M5维持关 闭。时钟信号CK3为高准位，使得节点Z被耦合至低电位开关M7、M8维持关闭。反馈信号 N+2为低准位，开关M4维持关闭。因此，藉由该第三开关M3的寄生电容，节点X的电位仍维 持在高准位，开关M3仍处于导通状态。此时，由于时钟信号CK2为低准位，输出端13通过 开关M3输出低准位的输出信号Output。于T4期间，输入信号Input及时钟信号CK1、时钟信号CK3均为低准位，开关M1, M2, M9, M5, M6, M7, M8维持关闭。反馈信号N+2为高准位，开关M4导通，使得节点X的电位被 放电至低准位，故开关M3关闭，且由于负载电容Cumd于T3期间已放电至低准位且并未于T4 期间再度被充电，因此输出端13输出低准位的输出信号Output。于T5期间，时钟信号CKl为高准位，故开关虬、M9导通。输入信号hput、时钟信 号CK3为低准位，故开关M2、M5、M6关闭。藉此CKl的高准位经由开关M9被耦合至节点Z，使 得开关M7、M8导通，故节点X与输出信号的电位皆被放电至低电位、使得开关M3关闭，输出 信号维持在低电位。于T6期间，输入信号hput、时钟信号CK1、时钟信号CK3、反馈信号N+2均为低准 位，开关礼、M2, M4, M5, M6, M9关闭。节点Z的电位在T5期间为高准位，在T6期间因为开关 M7、M8的寄生电容，或者说因为没有放电路径，因此保持在高准位，使得开*M7、M8导通，节点 X的电位维持在低准位，故开关M3关闭，时钟信号CK2的高准位无法耦合至输出信号，输出 信号Output维持在低准位。于T7期间，时钟信号CK3为高准位，开关M6导通，使得节点Z的电位被放电至低 准位。输入信号hput、时钟信号CK1、时钟信号CK2、反馈信号N+2均为低准位，开关Mi、M2、 M4、M5、M7、M8、M9关闭。节点X的电位维持在低准位，开关M3关闭，输出信号Output维持在 低准位。于T8期间，输入信号hput、时钟信号CKl、时钟信号CK2、时钟信号CK3、反馈信号 N+2均为低准位，开关M1至M9关闭。节点X的电位维持在低准位，输出信号Output维持在 低准位。图6至图7B的实施例保留了图4至图5B实施例相同的优点，不再赘述。两者的 差别在于，前者的稳定性更佳，其具有的特点包含节点X的电位是受控制于开关M7、M4,当 两者有其一导通则节点χ的电位会被放电至低准位，M4用于T4期间的节点X放电、M7用于 T5期间的节点X放电;节点2控制开关礼^8，而开关礼^5^6控制节点Z的电位；开关M8 用于T5期间确保输出信号被放电至低准位。上述开关仏至礼的功能是作为稳压电路，增 加电路操作时的稳定性，在其它实施例中，可以省略其中一个或数个开关或做等效的变化。 另外，在本实施例每个驱动电路使用了三个时钟信号，较图4至图5B的实施例多了一个时
8钟信号，但是由于每个时钟信号的工作周期仅为1/4，频率低于现有技术的1/2，使得本实 施例一样具有省电的效果。图8显示本发明另一实施例栅极驱动电路10的一个驱动单元的电路图，与之前实 施例的不同处在于，开关M6的耦接位置不同，电容Cl取代原先开关M8的功能以省略原先开 关M8,另外，本实施例的开关M8,相当于前实施例的开关M9。各元件连接关系如下所述。开关M1的第一端耦接信号输入端12以接收输入信号 (Input)、第二端耦接节点X、控制端耦接时钟信号CK1。开关M2的第一端与控制端耦接信 号输入端12以接收输入信号anput)、第二端耦接节点X。开关M3的第一端耦接时钟信号 CK2、第二端耦接信号输出端13以及电容Cl的第一端、控制端耦接节点X。开关M8，的第一 端与控制端耦接时钟信号CK1、第二端耦接开关M6的控制端。开关M5的第一端耦接开关M4 的第二端与开关M6的控制端、第二端耦接低电压源Vss (具低电位，例如-10V)、控制端耦接 信号输入端12以接收输入信号(Input)。开关M6的第一端耦接时钟信号CK1、第二端耦耦 接节点Z、控制端耦接开关M4的第二端与开关M5的第一端。开关M7的第一端耦接节点X、 第二端耦接低电压源Vss、控制端耦接节点Z。开关M4的第一端耦接节点X、第二端耦接低电 压源Vss、控制端耦接来自第N+2级驱动单元的反馈信号，亦即，第N+2级驱动单元的输出信 号。另外，该栅极驱动电路10可另包含电容Cl耦接于该节点X与输出端13之间，藉以降 低该开关M1及开关M2的寄生电容与信号间的耦合效应。图9A及9B显示本发明实施例的栅极驱动电路10的驱动方法，其中图9A显示栅 极驱动电路10根据图8的驱动单元，例如第二驱动单元11中的输入信号hput、时钟信号 CK1-CK2、节点X的电位、节点Z的电位、反馈信号N+2、输出信号Output的信号时序图，而图 9B则为相对于图9A的开关M1至开关M9的操作状态。注意本实施例中，第一时钟信号CKl 与第二时钟信号CK2的工作周期不同于图4至图5B实施例的工作周期，本实施例的工作周 期为1/3而前实施例为1/4。于Tl期间与T2期间的操作，与图5B实施例相同，不再赘述。于T3期间，输入信号Input及时钟信号CKl、CK2均为低准位，开关M1, M2, M8’、M5 关闭。Mjt持关闭、节点Z维持在低电位、开关M7关闭。反馈信号N+2为低准位，开关M4维 持关闭。因此，藉由该第三开关M3的寄生电容，节点X的电位仍维持在高准位，开关M3仍处 于导通状态。此时，由于时钟信号CK2为低准位，输出端13通过开关M3输出低准位的输出 信号 Output。于T4期间，时钟信号CKl为高准位，输入信号Input与时钟信号CK2为低准位，开 关MpM8.导通，开关M2、M5关闭，而开关M6因为时钟信号CKl的高电位被耦合至其控制端而 导通，使得节点Z为高电位、开关M7导通、节点X的电位被放电至低电位。反馈信号N+2为 高准位，开关M4导通，使得节点X的电位被放电至低准位，故开关M3关闭，且由于负载电容 Cload于T3期间已放电至低准位且并未于T4期间再度被充电，因此输出端13输出低准位的 输出信号Output。于T5期间，输入信号hput、时钟信号CKl、反馈信号N+2为低准位，开关ΜρΜ2、Μ4、 Μ5、Μ8，关闭，节点Z因为开关M7的寄生电容维持在高准位使得开关M6导通，且时钟信号CKl 为低准位，故节点Z的电位经由开关M6被放电至低准位，使得开关M7关闭。节点X的电位 维持在低准位、开关M3关闭，输出信号维持在低电位。
于T6期间，输入信号hput、时钟信号CK1、时钟信号CK2、反馈信号N+2均为低准 位，开关Mp M2、M4、M5, M8,关闭。节点Z维持在低准位，使得开关M6、M7关闭。节点X的电位 维持在低准位，故开关M3关闭，输出信号Output维持在低准位。于T7期间，时钟信号CKl为高准位，输入信号Input与时钟信号CK2为低准位，开 关M1J8,导通，开关M2、M5关闭，而开关M6因为时钟信号CKl的高电位经由M4被耦合至其控 制端而导通，使得节点Z为高电位、开关M7导通、节点X的电位被放电至低电位。反馈信号 N+2为高准位，开关M4导通，使得节点X的电位被放电至低准位，故开关M3关闭，输出信号 Output维持在低准位。于T8期间，输入信号hput、时钟信号CK1、反馈信号N+2均为低准位，时钟信号 CK2为高准位，开关Μ” M2、M4、M5、M8,关闭。节点Z因为开关M7的寄生电容维持在高准位使 得开关M6导通，且时钟信号CKl为低准位，故节点Z的电位经由开关M6被放电至低准位，使 得开关M7关闭。节点X的电位维持在低准位，故开关M3关闭，输出信号Output维持在低准 位。该栅极驱动电路10可另包含电容耦接于该第一节点X与该输出端13的间，藉以 降低该第一开关M1及该第二开关M2的寄生电容与信号间的耦合效应。上述M5至M8,所构成的稳压电路，与之前实施例的不同处在于因为开关M8,长久 使用可能有临界电压偏移的问题，开关M6可确保时钟信号CKl的高电位可充电至节点Z，同 时也提供路径供节点Z放电至低电位。然而，在本发明其它实施例中，开关M8,与M6的连接 方式可与图6中开关M9与开关M6的连接方式相同，而此时亦将需如图6实施例所示，引入 额外的时钟信号CK3以控制M6。另外，在本实施例中，电容Cl可降低开关M1J2与该开关M3 的寄生电容与信号间的耦合效应。图9C显示本发明另一实施例的栅极驱动电路10的驱动方法，其显示栅极驱动电 路10根据图8的驱动单元，例如第二驱动单元11中的各信号时序图；其与图9A的差别 在于，所有输入信号(如输入信号、CKl、CK2、N+2...等)，以及包含自第一驱动单元接收 的起始信号，皆提前加宽可调整长度的脉冲宽度T，即调整之后，每一信号的脉冲宽度将为 (Τ+ff)，且两相邻时钟信号之间具有T宽度的重叠期间，另外任两相邻时钟信号彼此间相差 固定相位。值得一提的是，上述各输入信号经调整可调整长度的脉冲宽度T后，仅使两相邻 时钟信号部分重叠(如CKl与CK2脉冲部分重叠，且重叠宽度为T)，而非全部重叠，其中， 优选地，可调整长度的脉冲宽度T小于或不大于调整后的单一个脉冲宽度(T+W)的1/2，亦 即两依序相邻时钟信号，如时钟信号CKl和CK2，重叠部分的宽度T小于或不大于单一脉冲 宽度(T+W)的1/2，但不以此为限。本实施例具有操作稳定性更佳，可消除输出电压纹波 (ripple)的优点。例如，可确保输出信号Output在T3至T8期间，不受时钟信号CK2的影 响而使开关M3因可能有漏电流的疑虑而使输出信号具有电压纹波，其原理是当时钟信号 CK2与CKl的重叠期间T，节点X的电位可经由开关M1耦合至输入信号hput的低准位，确 保开关M3为关闭，不会产生漏电流。同理，图9C的驱动方法，亦可应用于如图6与图8的实施例中，亦即在图7A和图 9A所示的驱动方法中，将所有输入信号(如CK1、CK2、CK3、N+2等)，包含自第一驱动单元 接收的起始信号，皆提前加宽可调整长度的脉冲宽度T，即调整之后，每一信号的脉冲宽度 将为(T+W)，且两相邻时钟信号之间具有T宽度的重叠期间，且两相邻时钟信号彼此间相差
10固定相位。而输入信号经调整可调整宽度的脉冲宽度T后，仅使两相邻时钟信号部分重叠， 而非全部重叠，其中，优选地，可调整长度的脉冲宽度T小于或不大于调整后的单一个脉冲 宽度(T+W)的1/2，但不以此为限。如此一来将具有操作稳定性更佳，并可消除输出电压纹 波(ripple)的优点。以上，根据本发明实施例的栅极驱动电路与驱动方法，不仅在操作上的稳定度、可 靠度佳，同时每个驱动单元仅用到两个或三个时钟信号，且每个时钟信号的工作周期(duty cycle)对于图4与图6的实施例为0. 25、对于图8的实施例为0. 33，相较于现有技术的 时钟信号的工作周期为0. 5至多可降低一半频率，故整体驱动电路的耗电功率可大幅降 低。另外，特别一提的是，本发明实施例中所述的各种栅极驱动电路，皆可以如集成栅极电 路antegrated gate drive，I⑶)的形式，直接制作于液晶显示面板的基板上，但不以此为 限。以上所述仅为本发明的优选实施例而已，并非用以限定本发明的权利要求范围； 凡其它未脱离发明所揭示的精神下所完成的等效改变或修饰，均应包含在所附的权利要求 范围内。
权利要求
1.一种栅极驱动电路，包含多个串接的驱动单元，每一驱动单元接收多个时钟信号以 驱动负载，每一驱动单元包含信号输入端，接收输入信号；信号输出端，输出输出信号；第一开关，具有第一端耦接所述信号输入端、第二端耦接第一节点、控制端接收第一时 钟信号；第二开关，具有第一端与控制端耦接所述信号输入端、第二端耦接所述第一节点；第三开关，具有第一端接收第二时钟信号、第二端耦接所述信号输出端、控制端耦接所 述第一节点；以及第四开关，所述第四开关具有第一端耦接所述第一节点、第二端耦接低电压源、控制端 接收来自下两级驱动单元的输出信号；其中每一驱动单元的信号输出端耦接至下一级驱动单元的信号输入端。
2.如权利要求1所述的栅极驱动电路，其中每一驱动单元尚包含稳压电路耦接于所述 第一节点与所述输出端之间。
3.如权利要求2所述的栅极驱动电路，其中所述稳压电路包含第五开关，具有第一端耦接第二节点、第二端耦接所述低电压源、控制端耦接所述信号 输入端；第六开关，具有第一端耦接所述第二节点、第二端耦接所述低电压源、控制端耦接第三 时钟信号；第七开关，具有第一端耦接所述第一节点、第二端耦接所述低电压源、控制端耦 接所述第二节点；以及第八开关，所述第八开关具有第一端耦接所述第三开关的第二端、第二端耦接所述低 电压源、控制端耦接所述第二节点；第九开关，具有第一端与控制端接收所述第一时钟信号、第二端耦接所述第二节点。
4.如权利要求3所述的栅极驱动电路，其中所述第一、第二、第三、第四、第五、第六、第 七、第八及第九开关为薄膜晶体管。
5.如权利要求3所述的栅极驱动电路，其中所述第一时钟信号、所述第二时钟信号、所 述第三时钟信号的工作周期为1/4。
6.如权利要求5所述的栅极驱动电路，其中所述输入信号为高准位时，所述第一时钟 信号亦为高准位。
7.如权利要求3所述的栅极驱动电路，所述第二时钟信号落后所述第一时钟信号一相 位差，且所述第三时钟信号落后所述第二时钟信号所述相位差。
8.如权利要求7所述的栅极驱动电路，其中所述第二时钟信号与所述第一时钟信号的 脉冲具有重叠部分，且所述第三时钟信号与所述第二时钟信号的脉冲亦具有重叠部分。
9.如权利要求8所述的栅极驱动电路，其中所述重叠部分的长度小于或不大于时钟信 号的单一脉冲宽度的1/2。
10.如权利要求2所述的栅极驱动电路，其中所述稳压电路包含第五开关，具有第一端耦接第八开关的第二端与第六开关的控制端、第二端耦接低电 压源、控制端耦接所述信号输入端，所述第六开关尚具有第一端接收所述第一时钟信号与 所述第八开关的第一端、第二端耦接第二节点，而所述第八开关的第一端与控制端同时接收所述第一时钟信号；以及第七开关，具有第一端耦接所述第一节点、第二端耦接所述低电压源、控制端耦接所述 ~- T^ 点。
11.如权利要求10所述的栅极驱动电路，其中所述稳压电路尚包含第一电容耦接于所 述第一节点与所述信号输出端之间。
12.如权利要求10所述的栅极驱动电路，其中所述第一、第二、第三、第四、第五、第六、 第七、及第八开关为薄膜晶体管。
13.如权利要求10所述的栅极驱动电路，其接收所述第一时钟信号及所述第二时钟信 号，其中所述第二时钟信号落后所述第一时钟信号一个相位差。
14.如权利要求13所述的栅极驱动电路，其接收所述第一时钟信号及所述第二时钟信 号，其中所述第二时钟信号与所述第一时钟信号的脉冲具有重叠部分。
15.如权利要求14所述的栅极驱动电路，其中所述重叠部分的长度小于或不大于时钟 信号的单一脉冲宽度的1/2。
16.如权利要求14或15所述的栅极驱动电路，其中所述第一时钟信号、所述第二时钟 信号的工作周期为1/3。
17.如权利要求16所述的栅极驱动电路，其中所述输入信号为高准位时，所述第一时 钟信号亦为高准位。
全文摘要
一种液晶显示器的栅极驱动电路，栅极驱动电路包含多个驱动单元，每个驱动单元接收输入信号并产生输出信号至下一级驱动单元。利用栅极驱动电路的特殊耦接关系，搭配二个或三个脉冲期间互不相同的时钟信号，来达成输入信号的寄存与位移。
文档编号G09G3/36GK102063874SQ200910221750
公开日2011年5月18日 申请日期2009年11月16日 优先权日2009年11月16日
发明者张宪政, 陈彦州 申请人:瀚宇彩晶股份有限公司