U型屏驱动电路、显示屏及智能终端的制作方法

本实用新型涉及手机显示屏技术领域，特别涉及一种U型屏驱动电路、显示屏及智能终端。

背景技术：

苹果iphoneX手机的上市引发全面屏产品，如图1所示的的U型屏幕，这种顶层像素驱动对液晶屏GOA(Gate Driver on Array，阵列基板行驱动)设计有很大挑战。

原有的常规GOA驱动电路，仅是针对1行薄膜晶体管的栅极驱动；使用此电路实现U型设计，只能通过绕线设计实现驱动，绕线设计虽然解决了单双边频繁驱动切换的问题，但因为交互走线会在U型左右及下槽处比较集中使用 BM遮挡，在显示效果上显得U槽左右及下边很宽，影响显示效果。

技术实现要素：

本实用新型的主要目的是提供一种U型屏驱动电路，旨在提升U型屏幕显示效果。

为实现上述目的，本实用新型提出的U型屏驱动电路包括GOA驱动电路及与其连接的时序控制电路，其中：

所述时序控制电路接收控制器输出的时钟信号及充电电压控制信号，基于预设时序开启所述GOA驱动电路，并将所述时钟信号传输给所述GOA电路，所述GOA驱动电路接收所述时钟信号，基于所述时钟信号同时驱动两行像素。

优选地，所述GOA驱动电路包括预启动模块、驱动模块及下电模块；其中，

所述预启动模块，用于预充电以开启驱动模块；

所述驱动模块，用于同时驱动两行待驱动像素；

所述下电模块，用于在延时预设时间后，关闭所述两行像素。

优选地，所述预启动模块包括第一薄膜晶体管及第一电容；所述第一薄膜晶体管的漏极与第一薄膜晶体管的栅极连接，所述第一薄膜晶体管的栅极与上一行U型屏驱动电路连接，所述第一薄膜晶体管的源极经所述第一电容与所述驱动模块连接。

优选地，所述下电模块包括第二薄膜晶体管及第三薄膜晶体管；；所述第二薄膜晶体管的漏极与所述驱动模块连接，所述第二薄膜晶体管的源极与供电电源连接，所述第二薄膜晶体管的栅极接收第二时钟信号；所述第三薄膜晶体管的漏极与所述预启动模块连接，所述第三薄膜晶体管的漏极还与所述驱动模块连接，所述第三薄膜晶体管的源极与供电电源连接，所述第三薄膜晶体管的栅极接收第二时钟信号。

优选地，所述驱动模块包括第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管及第二电容；所述第四薄膜晶体管的漏极接收第一时钟信号，所述第四薄膜晶体管的源极与所述第二薄膜晶体管的漏极连接，所述第四薄膜晶体管的栅极与所述下电模块连接；所述第五薄膜晶体管的栅极与所述第四薄膜晶体管的漏极连接，所述第五薄膜晶体管的漏极与所述第二薄膜晶体管的漏极连接，所述第五薄膜晶体管的源极经所述第二电容与所述供电电源连接；所述第六薄膜晶体管的栅极接收第三时钟信号，所述第六薄膜晶体管的源极与所述供电电源连接，所述第六薄膜晶体管的漏极与像素电极连接。

优选地，所述时序控制电路包括第七薄膜晶体管、第八薄膜晶体管及第三电容；所述第七薄膜晶体管的栅极接收第一时钟信号，所述第七薄膜晶体管的源极与第一行像素连接，所述第七薄膜晶体管的漏极与所述第八薄膜晶体管的漏极连接，所述第八薄膜晶体管的栅极接收第三时钟信号，所述第三电容的第一端与所述第八薄膜晶体管的漏极连接，所述第三电容的第二端与所述第八薄膜晶体管的源极连接；所述第三电容的第二端还接收充电电压控制信号控制信号；所述第六薄膜晶体管的漏极还与第二行像素连接。

优选地，所述GOA驱动电路设置于靠近显示屏的边框，所述时序控制电路设置于靠近显示屏U型槽的边框。

为实现上述目的，本发明还提出一种显示屏，所述显示屏包括如上所述的U型屏驱动电路

为实现上述目的，本发明还提出一种智能终端，所述智能终端包括上所述的显示屏。

本实用新型技术方案通过设置GOA驱动电路及所述时序控制电路，根据控制器输出的时钟信号及充电电压控制信号，来同时驱动两行像素。通过双边驱动方式，不用增加走线，提升U型屏幕显示效果。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为现有技术中的U型屏结构示意图；

图2为本实用新型U型屏一实施例的结构示意图；

图3为本实用新型U型屏驱动电路一实施例的结构示意图。

附图标号说明：

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，本实用新型实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本实用新型中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

本实用新型提出一种U型屏驱动电路。

参照图1、图2及图3，在本实用新型实施例中，该U型屏驱动电路包括 GOA驱动电路100及与其连接的时序控制电路200。

所述时序控制电路200接收控制器输出的时钟信号及充电电压控制信号，基于预设时序开启所述GOA驱动电路100，并将所述时钟信号传输给所述 GOA电路100，所述GOA驱动电路100接收所述时钟信号，基于所述时钟信号同时驱动两行像素。

值得说明的是，在实际应用中，一个U型屏里设置有多个GOA驱动电路 100及时序控制电路200。U型屏显示的方式为扫描显示，即按照设定的时序由上到下逐级扫描，只有当上一行的像素进行显示后，时序控制电路才开启GOA驱动电路100，以对当前行的像素进行驱动显示。

本实施例中，该GOA驱动电路100包括有两个驱动端，分别连接两行像素。

本实施例中，所述GOA驱动电路100包括第一时钟信号端、第二时钟信号端、第三时钟信号端、第一栅极驱动端、第二栅极驱动端及第三栅极驱动端；所述时序控制电路200包括用于接收第一时钟信号的第四时钟信号端、用于接收第三时钟信号的第五时钟信号端、用于接收充电电压控制信号的充电电压控制端、第四栅极驱动端及第五栅极驱动端。需要说明的是，第一时钟信号 CLK1、第二时钟信号CLK2、第三时钟信号CLK3用于控制GOA驱动电路100 中对应的薄膜晶体管的导通时序。第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3均是由控制器发出的。

所述GOA驱动电路100的第一栅极驱动端与相邻的的U型屏驱动电路连接；所述GOA驱动电路100的第二栅极驱动端与所述时序控制电路200的第四栅极驱动端连接，所述GOA驱动电路100的第三栅极驱动端与所述时序控制电路200的第五栅极驱动端连接。

所述GOA驱动电路100及所述时序控制电路200根据所述第一时钟信号 CLK1、第二时钟信号CLK2、第三时钟信号CLK3及充电电压控制信号VGL，来同时驱动两行待驱动像素。

本实施例中以手机为例进行说明，U型屏驱动电路位于U型槽的两侧，多个U型屏驱动电路相连接，分别驱动U型槽两侧的像素。通过第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3的时序控制，逐行驱动像素点亮。

该U型屏驱动电路，能够同时实现两行液晶像素的驱动，无需设计绕线，不会对屏幕的外观显示造成影响。

本实用新型技术方案通过设置GOA驱动电路100及所述时序控制电路 200，根据所述第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3 及充电电压控制信号，来驱动两行像素。通过双边驱动方式，不用增加走线，提升U型屏幕显示效果。

进一步地，所述GOA驱动电路100包括预启动模块110、驱动模块120 及下电模块130；其中，所述预启动模块110，用于预充电以开启驱动模块120；所述驱动模块120，用于同时驱动两行待驱动像素；所述下电模块130，用于在延时预设时间后，关闭所述两行像素。

需要说明的是，预启动模块110中设置有存储装置，例如储能电容，通过对电容进行充电，以保障能够快速的开启驱动模块120，来同时驱动两行像素。而下电模块130，则在一定的延时后，对像素中的电荷进行放电。以在下个扫描周期到来时，像素能够正常显示。

具体地，所述预启动模块110包括第一薄膜晶体管Q1及第一电容C1；所述第一薄膜晶体管Q1的漏极与第一薄膜晶体管Q1的栅极连接，所述第一薄膜晶体管Q1的栅极与上一行U型屏驱动电路连接，所述第一薄膜晶体管 Q1的源极经所述第一电容C1与所述驱动模块120连接。

具体地，所述下电模块130包括第二薄膜晶体管Q2及第三薄膜晶体管 Q3；所述第二薄膜晶体管Q2的漏极与所述驱动模块120连接，所述第二薄膜晶体管Q2的源极与供电电源VSS连接，所述第二薄膜晶体管Q2的栅极接收第二时钟信号CLK2；所述第三薄膜晶体管Q3的漏极与所述预启动模块110 连接，所述第三薄膜晶体管Q3的漏极还与所述驱动模块120连接，所述第三薄膜晶体管Q3的源极与供电电源VSS连接，所述第三薄膜晶体管Q3的栅极接收第二时钟信号CLK2。

具体地，所述驱动模块120包括第四薄膜晶体管Q4、第五薄膜晶体管 Q5、第六薄膜晶体管Q6及第二电容C2；所述第四薄膜晶体管Q4的漏极接收第一时钟信号CLK1，所述第四薄膜晶体管Q4的源极与所述第二薄膜晶体管Q2的漏极连接，所述第四薄膜晶体管Q4的栅极与所述下电模块130连接；所述第五薄膜晶体管Q5的栅极与所述第四薄膜晶体管Q4的漏极连接，所述第五薄膜晶体管Q5的漏极与所述第二薄膜晶体管Q2的漏极连接，所述第五薄膜晶体管Q5的源极经所述第二电容C2与所述供电电源VSS连接；所述第六薄膜晶体管Q6的栅极接收第三时钟信号CLK3，所述第六薄膜晶体管Q6 的源极与所述供电电源VSS连接，所述第六薄膜晶体管Q6的漏极与像素电极连接。

综上，所述GOA驱动电路100包括第一薄膜晶体管Q1、第二薄膜晶体管Q2、第三薄膜晶体管Q3、第四薄膜晶体管Q4、第五薄膜晶体管Q5、第六薄膜晶体管Q6、第一电容C1及第二电容C2；所述第一薄膜晶体管Q1的漏极与第一薄膜晶体管Q1的栅极连接，所述第一薄膜晶体管Q1的栅极与上一行U型屏驱动电路连接，所述第一薄膜晶体管Q1的源极经所述第一电容C1 与所述第三薄膜晶体管Q3的漏极连接；所述第二薄膜晶体管Q2的漏极与所述第四薄膜晶体管Q4的栅极连接，所述第二薄膜晶体管Q2的源极与供电电源连接，所述第二薄膜晶体管Q2的栅极接收第二时钟信号CLK2；所述第三薄膜晶体管Q3的漏极与所述第四薄膜晶体管Q4的源极连接，所述第三薄膜晶体管Q3的源极与供电电源连接；所述第四薄膜晶体管Q4的漏极接收第一时钟信号CLK1，所述第四薄膜晶体管Q4的源极与所述第二薄膜晶体管Q2 的漏极连接；所述第五薄膜晶体管Q5的栅极与所述第四薄膜晶体管Q4的漏极连接，所述第五薄膜晶体管Q5的漏极与所述第二薄膜晶体管Q2的漏极连接，所述第五薄膜晶体管Q5的源极经所述第二电容C2与所述供电电源连接；所述第六薄膜晶体管Q6的栅极接收第三时钟信号CLK3，所述第六薄膜晶体管Q6的源极与所述供电电源连接，所述第六薄膜晶体管Q6的漏极与像素电极连接。

如此实现了一种GOA驱动电路，该GOA驱动电路能够同时驱动两行像素，无需另外设计走线，提示了U型屏的显示效果。

具体地，所述时序控制电路200包括第七薄膜晶体管Q7、第八薄膜晶体管Q8及第三电容C3；所述第七薄膜晶体管Q7的栅极接收第一时钟信号 CLK1，所述第七薄膜晶体管Q7的源极与第一行像素连接，所述第七薄膜晶体管Q7的漏极与所述第八薄膜晶体管Q8的漏极连接，所述第八薄膜晶体管 Q8的栅极接收第三时钟信号CLK3，所述第三电容C3的第一端与所述第八薄膜晶体管Q8的漏极连接，所述第三电容C3的第二端与所述第八薄膜晶体管 Q8的源极连接；所述第三电容C3的第二端还接收充电电压控制信号控制信号；所述第六薄膜晶体管Q6的漏极还与第二行像素连接。

时序控制电路200基本构造关键点是第三电容C3电容，通过第三电容 C3的存储配合第七薄膜晶体管Q7、第八薄膜晶体管Q8两个薄膜晶体管的开启及关闭，使得原本一条Gate驱动变为可通过时序控制的两个Gate驱动。

值得说明的是，所述GOA驱动电路100设置于靠近显示屏的边框，所述时序控制电路200设置于靠近显示屏U型槽的边框。如此，可以避免走线造成的黑边框。

综上，参照图2及图3，GOA驱动电路100包括有四个工作阶段。对本实用新型技术方案作进一步阐述：

参照图第1阶段：GateN-1信号拉高，此时Gate_N-1行像素打开启动；时序控制电路200进入预开启模式：第一薄膜晶体管Q1打开给第一电容C1 进行预充电；第四薄膜晶体管Q4启动，但因CLK1信号此时是低电位，故 GateN信号也保持低电位不变。

第2阶段：Gate(N-1)信号拉低，：第一薄膜晶体管Q1关闭，但由于第一电容C1在之前有充电，此时仍可以保证第四薄膜晶体管Q4开启；时序控制电路200进入驱动模式：CLK1拉高并打开第五薄膜晶体管Q5，使N及 _N+1行像素都处在开启模式；此时送入数据，在第N行和N+1行显示同样的资料；Gate_N+1信号的拉高使第二电容C2进行充电；

第3阶段：控制器控制CLK1拉至低电平，此时第五薄膜晶体管Q5关闭； N及_N+1行像素此时为不导通状态Gate_N进入下电模式：控制器此时驱动 CLK2拉高；第二薄膜晶体管Q2及第三薄膜晶体管Q3导通工作，将第一电容C1及_N行像素的电荷同时导走，此时Gate_N被拉低至低电平进入关闭状态；

由于第二电容C2此前有充电仍能保持(N+1)行像素开启；此时Data 送入数据，第(N+1)行显示资料；虽然(N+1)行之前显示过第N行数据，但由于连续开启两个Data数据周期，第(N+1)行只保留最后开启的资料(即 N+1行的显示资料)；

同时又进入N+2及N+3行像素的预开启模式；

第4阶段：N+1进入下电模式，控制器此时驱动CLK3拉高；第六薄膜晶体管Q6开启会将第二电容C2及_N+1行像素的电荷导走，此时Gate_N+1 信号被拉低至低电平进入关闭状态；同时又进入N+2及_N+3行的开启模式。如此循环第一阶段至第四阶段的工作步骤。

本实用新型还提出一种显示屏，该显示屏包括上述U型屏驱动电路，该 U型屏驱动电路的具体结构参照上述实施例，由于本显示屏采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

为实现上述目的，本发明还提出一种智能终端，所述智能终端包括上所述的显示屏。

以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的发明构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。