移位寄存器、栅极驱动电路及显示装置的制作方法

本发明涉及显示技术领域，特别涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术：

在现有技术中，采用阵列基板行驱动(gatedriveronarray，简称goa)技术将薄膜场效应晶体管(thinfilmtransistor，简称tft)集成在阵列基板上，用以对显示面板中的栅线进行扫描驱动，从而可以省掉栅极驱动ic的部分，有利于窄边框的实现。

对于具有外部补偿功能的显示面板而言，其需要栅极驱动电路(由级联的多个栅极驱动单元构成)中的各栅极驱动单元不仅能在显示驱动阶段输出控制显示开关晶体管导通的驱动信号，还能在感测阶段输出控制感测开关晶体管导通的驱动信号，即栅极驱动单元需具备输出双脉冲的功能。然而，由于现有的移位寄存器只能输出单脉冲信号，因此现有的一个栅极驱动单元仅包括一个移位寄存器(shiftregister)的情况无法满足驱动需求。

为解决上述技术问题，现有技术中往往利用两个移位寄存器和一个信号合并电路以构成一个栅极驱动单元，该栅极驱动单元具备输出双脉冲的功能。然而，栅极驱动单元包括两个移位寄存器和一个信号合并电路的设计方案，其所需要设置的tft的数量较多，不利于窄边框实现。

技术实现要素：

本发明旨在至少解决现有技术中存在的技术问题之一，提出一种移位寄存器、栅极驱动电路及显示装置。

为实现上述目的，本发明提供了一种移位寄存器，包括：显示预充复位模块、感测级联模块、感测预充复位模块、下拉控制模块和输出模块；所述感测级联模块、所述感测预充复位模块连接至感测级联节点，所述显示预充复位模块、所述感测预充复位模块、所述下拉控制模块、所述输出模块连接至上拉节点，所述下拉控制模块和所述输出模块连接至下拉节点；所述输出模块连接有至少一个信号输出端，所述输出模块包括与所述信号输出端一一对应设置的输出子模块；

所述显示预充复位模块，与第一信号输入端、显示复位信号端、第一电源端、第二电源端连接，用于在显示预充阶段，响应于所述第一信号输入端所提供的第一输入信号的控制，将所述第一电源端提供的处于有效电平状态的第一工作电压写入所述上拉节点；在显示复位阶段，响应于所述显示复位信号端所提供的第一复位信号的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入所述上拉节点；

所述感测级联模块，与第二信号输入端、随机信号端连接，用于在感测级联阶段，响应于所述随机信号端提供的随机信号的控制，将第二信号输入端提供的处于有效电平状态的第二输入信号写入所述感测级联节点；

所述感测预充复位模块，与第一时钟信号端、感测复位信号端、第二电源端连接，用于在感测预充阶段，响应于所述感测级联节点的电压和所述第一时钟信号端提供的第一时钟信号的控制，将所述第一时钟信号端提供的处于有效电平状态的第一时钟信号写入至所述上拉节点；在感测复位阶段，响应于所述感测复位信号端所提供的第二复位信号的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入所述上拉节点；

所述下拉控制模块，与第一电源端、第二电源端连接，用于在所述上拉节点的电压处于有效电平状态时，响应于所述上拉节点的电压的控制，将所述第二电源端提供的处于非有效电平状态的第二工作电压写入所述下拉节点；在所述上拉节点的电压处于非有效电平状态时，响应于所述第一电源端提供的第一工作电压的控制，将所述第一电源端提供的处于有效电平状态的第一工作电压写入所述下拉节点；

所述输出子模块，与所述上拉节点、所述下拉节点、对应的信号输出端、对应的驱动时钟信号端、对应的复位电源端连接，用于在显示输出阶段和感测输出阶段，响应于所述上拉节点的处于有效电平状态的电压的控制，将对应的驱动时钟信号端所提供的驱动时钟信号写入对应的信号输出端；以及在显示复位阶段和感测复位阶段，响应于所述下拉节点的处于有效电平状态的电压的控制，将对应的复位电源端提供的处于非有效电平状态的复位工作电压写入对应的信号输出端。

可选地，所述显示预充复位模块包括：第一晶体管和第二晶体管；

所述第一晶体管的控制极与所述第一信号输入端连接，所述第一晶体管的第一极与所述第一电源端连接，所述第一晶体管的第二极连接至所述上拉节点；

所述第二晶体管的控制极与所述显示复位信号端连接，所述第二晶体管的第一极连接至所述上拉节点，所述第二晶体管的第二极与所述第二电源端连接。

可选地，所述感测级联模块包括：第三晶体管；

所述第三晶体管的控制极与所述随机信号端连接，所述第三晶体管的第一极与所述第二信号输入端连接，所述第三晶体管的第二极连接至所述感测级联节点。

可选地，该移位寄存器还包括第一电容，所述第一电容的第一端连接至所述感测级联节点，所述第一电容的第二端与所述第二电源端连接。

可选地，所述感测预充复位模块包括：第四晶体管、第五晶体管和第六晶体管；

所述第四晶体管的控制极连接至所述感测级联节点，所述第四晶体管的第一极与所述第一时钟信号端连接，所述第四晶体管的第二极连接至感测预充节点；

所述第五晶体管的控制极与所述第一时钟信号端连接，所述第五晶体管的第一极连接至所述感测预充节点，所述第五晶体管的第二极连接至所述上拉节点；

所述第六晶体管的控制极与所述感测复位信号端连接，所述第六晶体管的第一极连接至所述上拉节点，所述第六晶体管的第二极与所述第二电源端连接。

可选地，所述下拉控制模块包括：第七晶体管、第八晶体管、第九晶体管和第十晶体管；

所述第七晶体管的控制极与所述第一电源端连接，所述第七晶体管的第一极与所述第一电源端连接，所述第七晶体管的第二极与所述第八晶体管的第一极连接；

所述第八晶体管的控制极与所述第八晶体管的第一极连接，所述第八晶体管的第二极连接至所述下拉节点；

所述第九晶体管的控制极连接至所述上拉节点，所述第九晶体管的第一极连接至所述下拉节点，所述第九晶体管的第二极与所述第十晶体管的第一极连接；

所述第十晶体管的控制极连接至所述上拉节点，所述第十晶体管的第二极与所述第二电源端连接。

可选地，该移位寄存器还包括：第一降噪模块，所述第一降噪模块包括第十一晶体管；

所述第十一晶体管的控制极连接至所述下拉节点，所述第十一晶体管的第一极连接至所述上拉节点，所述第十一晶体管的第二极与所述第二电源端连接。

可选地，所述信号输出端的数量为一个，所述移位寄存器还包括第二电容，所述第二电容的第一端连接至上拉节点，所述第二电容的第二端与信号输出端连接。

可选地，所述输出子模块的数量为三个，该三个输出子模块分别为第一输出子模块、第二输出子模块和第三输出子模块，所述移位寄存器还包括第二电容和第三电容；

所述第二电容的第一端连接至所述上拉节点，所述第二电容的第二端与所述第二输出子模块对应的信号输出端连接；

所述第三电容的第一端连接至所述上拉节点，所述第三电容的第二端与所述第三输出子模块对应的信号输出端连接。

可选地，所述输出子模块包括：第十二晶体管和第十三晶体管；

所述第十二晶体管的控制极连接至所述上拉节点，所述第十二晶体管的第一极与该输出子模块对应的驱动时钟信号端连接，所述第十二晶体管的第二极与该输出子模块对应的信号输出端连接；

所述第十三晶体管的控制极连接至所述下拉节点，所述第十三晶体管的第一极与该输出子模块对应的信号输出端连接，所述第十三晶体管的第二极与该输出子模块对应的复位电源端连接。

可选地，该移位寄存器还包括：第二降噪模块，所述第二降噪模块包括第十四晶体管和第十五晶体管；

所述第十四晶体管的控制极与所述第一时钟信号端连接，所述第十四晶体管的第一极连接至所述下拉节点，所述第十四晶体管的第二极与所述第十五晶体管的第一极连接；

所述第十五晶体管的控制极与所述感测级联节点连接，所述第十五晶体管的第二极与所述第二电源端连接。

可选地，该移位寄存器还包括：第三降噪模块，所述第三降噪模块包括第十六晶体管；

所述第十六晶体管的控制极与所述第一信号输入端连接，所述第十六晶体管的第一极连接至所述下拉节点，所述第十六晶体管的第二极与所述第二电源端连接。

为实现上述目的，本发明提供了一种栅极驱动电路，该栅极驱动电路包括级联的n个移位寄存器，所述移位寄存器采用上述的移位寄存器；

位于第1级和第2级的移位寄存器的第一信号输入端与帧起始信号输入端连接，位于第i级的移位寄存器的第一信号输入端与位于第i-2级移位寄存器的一个信号输出端连接，其中3≤i≤n，且i为正整数；

位于第1级的移位寄存器的第二信号输入端与感测起始信号输入端连接，位于第j级的移位寄存器的第二信号输入端与位于第j-1级位移寄存器的一个信号输出端连接，其中2≤j≤n，且j为正整数；

位于第n-2级至第n的移位寄存器的显示复位信号端与帧复位信号端连接，位于第k级的显示复位信号端与位于第k+3级移位寄存器的一个信号输出端连接，其中1≤k≤n-3，且k为正整数。

为实现上述目的，本发明提供了一种显示装置，该显示装置包括上述的栅极驱动电路。

附图说明

图1为有机发光二极管显示面板内的像素电路的电路结构示意图；

图2为图1所示像素电路的工作时序图；

图3为现有技术中的一种栅极驱动单元的结构示意图；

图4为本发明实施例一提供的一种移位寄存器的电路结构示意图；

图5为本发明实施例二提供的一种移位寄存器的电路结构示意图；

图6为图5所示移位寄存器的工作时序图；

图7为本发明实施例三提供的一种移位寄存器的电路结构示意图；

图8为图7中两个驱动时钟信号端clkx/clkx’提供不同驱动时钟信号时的时序图；

图9为本发明实施例四提供的一种移位寄存器的电路结构示意图；

图10为本发明实施例五提供的一种栅极驱动电路的结构示意图；

图11为图10所示栅极驱动电路的工作时序图。

具体实施方式

为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的一种移位寄存器、栅极驱动电路及显示装置进行详细描述。

需要说明的是，本发明中的晶体管可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件。晶体管一般包括三个极：栅极、源极和漏极，晶体管中的源极和漏极在结构上是对称的，根据需要两者是可以互换的。在本发明中，控制极是指晶体管的栅极，第一极和第二极中的一者为源极，另一者为漏极。

此外，按照晶体管特性，可将晶体管分为n型晶体管和p型晶体管；当晶体管为n型晶体管时，其导通电压为高电平电压，截止电压为低电平电压；当晶体管为p型晶体管时，其导通电压为低电平电压，截止电压为高电平电压。本发明中的“有效电平”是指能够控制相应晶体管导通的电压，“非有效电平”是指能够控制相应晶体管截止的电压；因此，当晶体管为n型晶体管时，有效电平是指高电平，非有效电平是指低电平；当晶体管为p型晶体管时，有效电平是指低电平，非有效电平是指高电平。

在下面各实施例的描述中，以各晶体管均为n型晶体管为例进行示例性说明。此时，有效电平是指高电平，非有效电平是指低电平。本领域技术人员应该知晓的是，下述实施例中的各晶体管还可替换为p型晶体管。

对于具有外部补偿功能的有机发光二极管显示面板而言，一帧画面可划分为两个阶段：显示驱动阶段和感测阶段；在显示驱动阶段中，显示面板中的各行像素单元完成显示驱动；在感测阶段，显示面板中的某一行像素单元完成电流抽取(即感测)。

图1为有机发光二极管显示面板内的像素电路的电路结构示意图，图2为图1所示像素电路的工作时序图，如图1和图2所示，该像素电路包括显示开关晶体管qtft(控制极连栅线g1)、驱动晶体管dtft、感测开关晶体管stft(控制极连栅线g2)和一个cst。在需要对该像素电路仅需外部补偿时，该像素电路在工作过程中至少包括如下两个阶段：像素驱动阶段(包括数据电压写入过程)和像素感测阶段(包括电流读取过程)。

在像素驱动阶段，需要将数据线data中的数据电压vdata写入至像素单元；在像素感测阶段，需要通过数据线data将一个测试电压vsence写入至像素单元，并通过感测开关晶体管stft将驱动晶体管的漏极处的电信号读取至信号读取线sence。其中，在数据写入过程和电流读取过程中，均需要通过对应的栅线g2向感测开关晶体管stft的栅极写入有效电平电压。

需要说明的是，对oled显示面板中的像素单元进行外部补偿，其过程属于本领域的常规技术，具体补偿过程和原理，此处不再赘述。

由于数据写入过程的时长大于电流读取过程的时长，因此对于连接感测开关晶体管stft的栅极的栅线g2而言，其需要在一帧时间内输出一个双脉冲信号，且对应于电流读取过程的脉冲宽度大于对应于数据写入过程的脉冲。因此，这就要求栅极驱动单元具有输出双脉冲且两个脉冲宽度不同的功能。

图3为现有技术中的一种栅极驱动单元的结构示意图，如图3所示，为实现栅极驱动单元能够输出双脉冲信号，现有技术中利用一个第一移位寄存器、一个第二移位寄存器和一个信号合并电路以构成一个栅极驱动单元。在栅极驱动电路中，各栅极驱动单元内的第一移位寄存器之间级联，各栅极驱动单元内的第二移位寄存器之间级联，第一移位寄存器用于在显示驱动阶段输出用以驱动感测开关晶体管的驱动信号，第二移位寄存器用于在感测阶段输出用以驱动感测开关晶体管的驱动信号，信号合并电路将与其位于同一栅极驱动单元内的两个移位寄存器所输出的驱动信号进行合并，并通过信号输出端output输出一个双脉冲信号，以满足驱动需求。

上述由两个移位寄存器和一个信号合并电路以构成栅极驱动单元的技术方案，虽能满足驱动需求，但是其结构复杂且所需设置的晶体管数量较多，不利于窄边框设计。

为解决上述技术问题，本发明的技术方案提供了一种移位寄存器，该移位寄存器具备输出双脉冲的功能，可满足像素电路在像素驱动阶段和像素感测阶段的驱动需求，因此本发明中的移位寄存器可独自作为一个栅极驱动单元来使用，相较于现有技术中栅极驱动单元包括两个移位寄存器和一个信号合并电路技术方案，本发明的技术方案可大大减少栅极驱动单元中tft的数量，有利于窄边框的实现。

图4为本发明实施例一提供的一种移位寄存器的电路结构示意图，如图4所示，该移位寄存器包括：显示预充复位模块1、感测级联模块2、感测预充复位模块3、下拉控制模块4和输出模块，其中，感测级联模块2、感测预充复位模块3连接至感测级联节点h，显示预充复位模块1、感测预充复位模块3、下拉控制模块4、输出模块连接至上拉节点pu，下拉控制模块4和输出模块连接至下拉节点pd；输出模块连接有至少一个信号输出端outx，输出模块包括与信号输出端outx一一对应设置的输出子模块5。

其中，显示预充复位模块1与第一信号输入端stu1、显示复位信号端std、第一电源端u1、第二电源端u2连接，用于在显示预充阶段，响应于第一信号输入端stu1所提供的第一输入信号的控制，将第一电源端u1提供的处于有效电平状态的第一工作电压写入上拉节点pu；在显示复位阶段，响应于显示复位信号端std所提供的第一复位信号的控制，将第二电源端u2提供的处于非有效电平状态的第二工作电压写入上拉节点pu。

感测级联模块2与第二信号输入端stu2、随机信号端oe连接，用于在感测级联阶段，响应于随机信号端oe提供的随机信号的控制，将第二信号输入端stu2提供的处于有效电平状态的第二输入信号写入感测级联节点h。

感测预充复位模块3与第一时钟信号端clka、感测复位信号端trst、第二电源端u2连接，用于在感测预充阶段，响应于感测级联节点h的电压和第一时钟信号端clka提供的第一时钟信号的控制，将第一时钟信号端clka提供的处于有效电平状态的第一时钟信号写入至上拉节点pu；在感测复位阶段，响应于感测复位信号端trst所提供的第二复位信号的控制，将第二电源端u2提供的处于非有效电平状态的第二工作电压写入上拉节点pu。

下拉控制模块4与第一电源端u1、第二电源端u2连接，用于在上拉节点pu的电压处于有效电平状态时，响应于上拉节点pu的电压的控制，将第二电源端u2提供的处于非有效电平状态的第二工作电压写入下拉节点pd；在上拉节点pu的电压处于非有效电平状态时，响应于第一电源端u1提供的第一工作电压的控制，将第一电源端u1提供的处于有效电平状态的第一工作电压写入下拉节点pd。

输出子模块5与上拉节点pu、下拉节点pd、对应的信号输出端outx、对应的驱动时钟信号端clkx、对应的复位电源端ux连接，用于在显示输出阶段和感测输出阶段，响应于上拉节点pu的处于有效电平状态的电压的控制，将对应的驱动时钟信号端clkx所提供的驱动时钟信号写入对应的信号输出端outx；以及在显示复位阶段和感测复位阶段，响应于下拉节点pd的处于有效电平状态的电压的控制，将对应的复位电源端ux提供的处于非有效电平状态的复位工作电压写入对应的信号输出端outx。

可选地，信号输出端outx的数量为1～3个；相应的，输出子模块5的数量可以为1～3个；相应的，驱动时钟信号端clkx的数量可以为1～3个，复位电源端ux的数量为1～3个。需要说明的是，附图4仅示例性画出了1个输出子模块5、1个信号输出端outx、1个驱动时钟信号端clkx和1个复位电源端ux的情况，该情况不会对本发明的技术方案产生限制。在本实施例中，当输出子模块5的数量为多个(2个或3个)时，该多个输出子模块5对应的驱动时钟信号端clkx可以为相同的时钟信号端，也可以为不同的时钟信号端；该多个输出子模块5对应的复位电源端ux可以为相同的电源端，也可以为不同的电源端。

通过上述内容可见，在本实施例中，显示预充复位模块1和感测预充复位模块3共用一个下拉控制模块4，且共用一个输出模块。

在现有技术中，用于在显示驱动阶段输出用以驱动显示开关晶体管的驱动信号的第一移位寄存器，其至少包括：一个显示预充复位模块、一个下拉控制模块和一个输出模块；用于在感测阶段输出用以驱动感测开关晶体管的驱动信号的第二移位寄存器其至少包括：一个感测级联模块、一个感测预充复位模块、一个下拉控制模块和一个输出模块。由此可见，现有的栅极驱动单元至少包括：一个显示预充复位模块、一个感测级联模块、一个感测预充复位模块、两个下拉控制模块、两个输出模块和一个信号合并电路。

在本实施例中，本实施例提供的移位寄存器可独自构成一个栅极驱动单元，因此本发明中的栅极驱动单元包括：一个显示预充复位模块1、一个感测级联模块2、一个感测预充复位模块3、一个上拉控制模块4、一个输出模块。相较于现有的栅极驱动单元，本实施例所提供的移位寄存器，通过共用上拉控制模块、一个输出模块，从而可省去一个上拉控制模块和一个输出模块；与此同时，本实施例所提供的移位寄存器中无需设置信号合并电路。由此可见，相较于现有技术提供的栅极驱动单元，由本发明所提供的移位寄存器构成的栅极驱动单元，其可省去一个上拉控制模块和一个输出模块和一个信号合并电路，因此本实施例所提供的移位寄存器在实际应用中，可减少栅极驱动单元中薄膜晶体管(tft)的数量，有利于窄边框的实现。

图5为本发明实施例二提供的一种移位寄存器的电路结构示意图，图5所示移位寄存器为基于图4所示移位寄存器的一种具体方案。

在本实施例中，如图5所示，显示预充复位模块1包括：第一晶体管m1和第二晶体管m2。

其中，第一晶体管m1的控制极与第一信号输入端stu1连接，第一晶体管m1的第一极与第一电源端u1连接，第一晶体管m1的第二极连接至上拉节点pu。其中，第一电源端u1用于提供处于有效电平状态的第一工作电压，例如，第一工作电压为高电平电压vdd。

第二晶体管m2的控制极与显示复位信号端std连接，第二晶体管m2的第一极连接至上拉节点pu，第二晶体管m2的第二极与第二电源端u2连接。其中，第二电源端u2用于提供的处于非有效电平状态的第二工作电压，例如，第二工作电压为低电平电压vgl1。

在本实施例中，如图5所示，感测级联模块2包括：第三晶体管m3；第三晶体管m3的控制极与随机信号端oe连接，第三晶体管m3的第一极与第二信号输入端stu2连接，第三晶体管m3的第二极连接至感测级联节点h。其中，随机信号端oe可以为基于fpga实现的随机信号端，用于提供随机信号。

可选地，如图5所示，该移位寄存器还包括：第一电容c1，其中，第一电容c1的第一端连接至感测级联节点h，第一电容c2的第二端与第二电源端u2连接。其中，第一电容c1用于在第三晶体管m3处于截止状态时，维持感测级联节点h的电压的稳定。

在本实施例中，如图5所示，感测预充复位模块3包括：第四晶体管m4、第五晶体管m5和第六晶体管m6。其中，第四晶体管m4的控制极连接至感测级联节点h，第四晶体管m4的第一极与第一时钟信号端clka连接，第四晶体管m4的第二极连接至感测预充节点n。

第五晶体管m5的控制极与第一时钟信号端clka连接，第五晶体管m5的第一极连接至感测预充节点n，第五晶体管m5的第二极连接至上拉节点pu。可选地，第五晶体管m5的控制极和第四晶体管m4的第一极所连接的信号端还可以为不同的信号端，本实施例中并不局限于连接相同的第一时钟信号端clka的方式。

第六晶体管m6的控制极与感测复位信号端trst连接，第六晶体管m6的第一极连接至上拉节点pu，第六晶体管m6的第二极与第二电源端u2连接。

在本实施例中，如图5所示，下拉控制模块4包括：第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10。

第七晶体管m7的控制极与第一电源端u1连接，第七晶体管m7的第一极与第一电源端u1连接，第七晶体管m7的第二极与第八晶体管m8的第一极连接。

第八晶体管m8的控制极与第八晶体管m8的第一极连接，第八晶体管m8的第二极连接至下拉节点pd。

第九晶体管m9的控制极连接至上拉节点pu，第九晶体管m9的第一极连接至下拉节点pd，第九晶体管m9的第二极与第十晶体管m10的第一极连接。

第十晶体管m10的控制极连接至上拉节点pu，第十晶体管m10的第二极与第二电源端u2连接。

可选地，下拉控制模块4还可以仅包括第七晶体管m7和第九晶体管m9，此种情况下，第七晶体管的第二极连接至下拉节点pu，第九晶体管m9的第二极与第二电源端u2连接。

在本实施例中，在下拉控制模块4中，通过级联的第七晶体管m7和第八晶体管m8，以及级联的第九晶体管m9和第十晶体管m10，可以增加第一电源端u1和第二电源端u2之间的阻抗，有效减小第一电源端u1和第二电源端u2之间的电流，从而有效预防长时间的过电流状态下，第二电源端u1的走线容易被烧断的现象。经仿真测试，在下拉控制模块4不包括第八晶体管m8和第十晶体管m10的情况下，通过第九晶体管m9的电流为12μa，而在下拉控制模块4包括第八晶体管m8和第十晶体管m10的情况下，通过第九晶体管m9的电流为6μa。

此外，由于本实施例中的晶体管(tft)为耗尽型tft，其阈值电压vth易处于负值状态，因此，在显示预充阶段之前，由于第九晶体管m9的控制极处于非有效电平状态(如低电平电压vgl1)，第九晶体管m9的第二极处于非有效电平状态(如低电平电压vgl1)，第九晶体管m9的第一极处于有效电平状态(如高电平电压vdd)，使得第九晶体管m9存在漏电状态，而本实施例中，下拉控制模块4中，第七晶体管m7通过级联第八晶体管m8，第九晶体管m9通过级联第十晶体管m10，从而增加了第一电源端u1(提供高电平电压vdd的电源)和第二电源端u2(提供低电平电压vgl1的电源)之间的阻抗，从而有效防止晶体管的漏电。

可选地，如图5所示，该移位寄存器还包括：第一降噪模块6，其中，第一降噪模块6连接至上拉节点pu和下拉节点pd，第一降噪模块6与第二电源端u2连接，用于在上拉节点pu的电压处于非有效电平状态时，响应于下拉节点pd的电压的控制，将第二电源端u2提供的处于非有效电平状态的第二工作电压写入上拉节点pu，从而对上拉节点pu进行放噪，以维持上拉节点pu处电压的稳定。

可选地，如图5所示，第一降噪模块6包括：第十一晶体管m11，其中，第十一晶体管m11的控制极连接至下拉节点pd，第十一晶体管m11的第一极连接至上拉节点pu，第十一晶体管m11的第二极与第二电源端u2连接。

在本实施例中，如图5所示，输出子模块5包括：第十二晶体管m12和第十三晶体管m13。

其中，第十二晶体管m12的控制极连接至上拉节点pu，第十二晶体管m12的第一极与该输出子模块5对应的驱动时钟信号端clkx连接，第十二晶体管m12的第二极与该输出子模块5对应的信号输出端outx连接。

第十三晶体管m13的控制极连接至下拉节点pd，第十三晶体管m13的第一极与该输出子模块5对应的信号输出端outx连接，第十三晶体管m13的第二极与该输出子模块对应的复位电源端ux连接。

在本实施例中，如图5所示，信号输出端outx的数量为一个，相应的，输出子模块5的数量为一个，复位信号端ux的数量为一个，驱动时钟信号端clkx的数量为一个。

在本实施例中，如图5所示，该移位寄存器还包括：第二电容c2，第二电容c2的第一端连接至上拉节点pu，第二电容c2的第二端与信号输出端outx连接。第二电容c2可用于在显示输出阶段和感测输出阶段保证上拉节点pu的电压始终处于有效电平状态。在本实施例中，第二电容c2可以为第十二晶体管的寄生电容，也可以为外接电容。

可选地，如图5所示，该移位寄存器还包括：第二降噪模块7，其中，第二降噪模块7连接至下拉节点pd和感测级联节点h，第二降噪模块7与第一时钟信号端clka、第二电源端u2连接，用于在感测预充阶段，响应于感测级联节点h的电压和第一时钟信号端clka提供的第一时钟信号的控制，将第二电源端u2提供的处于非有效电平状态的第二工作电压写入下拉节点pd，以对下拉节点pd进行降噪处理，以维持下拉节点pd处电压的稳定。

可选地，如图5所示，第二降噪模块7包括第十四晶体管m14和第十五晶体管m15，其中，第十四晶体管m14的控制极与第一时钟信号端clka连接，第十四晶体管m14的第一极连接至下拉节点pd，第十四晶体管m14的第二极与第十五晶体管m15的第一极连接，第十五晶体管m15的控制极与感测级联节点h连接，第十五晶体管m15的第二极与第二电源端u2连接。

可选地，如图5所示，该移位寄存器还包括：第三降噪模块8，其中，第三降噪模块8连接至下拉节点pd，第三降噪模块8与第一信号输入端stu1、第二电源端u2连接，用于在显示预充阶段，响应于第一信号输入端stu1提供的第一输入信号的控制，将第二电源端u2提供的处于非有效电平状态的第二工作电压写入下拉节点pd，以对下拉节点pd进行降噪处理，以维持下拉节点pd处电压的稳定。

可选地，如图5所示，第三降噪模块8包括第十六晶体管m16，第十六晶体管m16的控制极与第一信号输入端stu1连接，第十六晶体管m16的第一极连接至下拉节点pd，第十六晶体管m16的第二极与第二电源端u2连接。

为便于本领域技术人员更好的理解本发明的技术方案，下面将结合附图来对图5所示移位寄存器的工作过程进行详细描述。其中，假定本实施例中的所有晶体管为高电平导通的晶体管，第一电源端提供的第一工作电压为高电平电压vdd，第一工作电压为直流高电位信号，第二电源端提供的第二工作电压为低电平电压vgl1，复位电源端ux提供的复位工作电压为低电平电压vgl2，vgl1小于vgl2，vgl1和vgl2均为负值。

图6为图5所示移位寄存器的工作时序图，如图5和图6所示，该移位寄存器的工作过程包括如下7个阶段：

在感测级联阶段t0(位于前一帧画面的感测阶段中)，第一信号输入端stu1提供的第一输入信号处于低电平状态，第二信号输入端stu2提供的第二输入信号处于高电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，第一时钟信号端clka提供的第一时钟信号处于低电平状态，随机信号端oe提供的随机信号处于高电平状态，感测复位信号端trst提供的第二复位信号处于高电平状态，第一电源端u1提供的第一工作电压vdd处于高电平状态，第二电源端u2提供的第二工作电压vgl1处于低电平状态，输出子模块5对应的驱动时钟信号端clkx提供的驱动时钟信号处于高电平状态，复位电源端ux提供的复位工作电压vgl2处于低电平状态。

此时，第三晶体管m3在随机信号端oe提供的随机信号(此时为高电平信号)的控制下导通，第二信号输入端stu2提供的第二输入信号(此时为高电平信号)通过导通的第三晶体管m3写入感测级联节点h，感测级联节点h的电压为高电平状态。与此同时，第四晶体管m4在感测级联节点h的电压(此时为高电平电压)的控制下导通，第一时钟信号端clka提供的第一时钟信号(此时为低电平信号)通过导通的第四晶体管m4写入至第五晶体管m5的第一极，但由于第一时钟信号此时处于低电平状态，因此第五晶体管m5截止，第一时钟信号无法写入至上拉节点pu。但又由于第六晶体管m6在感测复位信号端trst提供的第二复位信号(此时为高电平信号)的控制下导通，使得第二电源端u2提供的第二工作电压vgl1通过导通的第六晶体管m6写入至上拉节点pu，此时，上拉节点pu处于低电平状态。

由于第一信号输入端stu1提供的第一输入信号和显示复位信号端std提供的第一复位信号此时均处于低电平状态，因此第一晶体管m1和第二晶体管m2均截止。

由于上拉节点pu的电压处于低电平状态，因此第九晶体管m9、第十晶体管m10和第十二晶体管m12均截止；同时，在下拉控制模块4内，在第一电源端u1提供的第一工作电压vdd的控制下，第七晶体管m7和第八晶体管m8导通，第一电源端u1提供的第一工作电压vdd通过导通的第七晶体管m7和第八晶体管m8写入至下拉节点pd，下拉节点pd的电压为高电平状态。此时，第十三晶体管m13在下拉节点pd的电压(此时为高电平电压)的控制下导通，输出子模块5对应的复位电源端ux提供的复位工作电压vgl2通过导通的第十三显示晶体管m13写入至对应的信号输出端outx，即信号输出端outx输出低电平信号。

在显示预充阶段t1，第一信号输入端stu1提供的第一输入信号处于高电平状态，第二信号输入端stu2提供的第二输入信号先处于低电平状态并经过一段时间后切换至高电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，第一时钟信号端clka提供的第一时钟信号处于低电平状态，随机信号端oe提供的随机信号处于低电平状态，感测复位信号端trst提供的第二复位信号处于低电平状态，驱动时钟信号端clkx提供的驱动时钟信号处于低电平状态。

此时，由于随机信号端oe提供的随机信号和感测复位信号端trst提供的第二复位信号此时均处于低电平状态，因此第三晶体管m3和第六晶体管m6均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态。需要说明的是，由于第三晶体管m3截止，因此第二信号输入端stu2提供的第二输入信号无论是处于高电平状态还是处于低电平状态，均不会对感测级联节点h的电压产生影响。

此外，本实施例中的第一电容c1可在感测级联阶段t0结束之后且感测级联节点h处于浮接状态时维持感测级联节点h的电压的稳定；由于第一时钟信号仍处于低电平状态，因此第五晶体管m5维持截止状态。

与此同时，由于第一信号输入端stu1提供的第一输入信号处于高电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，因此第一晶体管m1导通且第二晶体管m2截止，第一电源端u1提供的第一工作电压vdd可通过导通的第一晶体管m1写入至上拉节点pu，上拉节点pu的电压为高电平状态。

由于上拉节点pu的电压为高电平状态，在上拉节点pu的电压的控制下，第九晶体管m9、第十晶体管m10和第十二晶体管m12导通，第二电源端u2提供的第二工作电压vgl1通过导通的第九晶体管m9和第十晶体管m10写入至下拉节点pd，此时第七晶体管m7和第八晶体管m8等同于一个电阻，下拉节点pd的电压为低电平状态，因此第十一晶体管m11和第十三晶体管m13截止。与此同时，驱动时钟信号端clkx提供的驱动时钟信号通过导通的第十二晶体管m12写入至对应的信号输出端outx，但由于驱动时钟信号处于低电平状态，因此对应的信号输出端outx输出低电平信号。

此外，第十六晶体管m16在第一信号输入端stu1提供的第一输入信号(此时为高电平)的控制下导通，第二电源端u2提供的第二工作电压vgl1通过导通的第十六晶体管m16写入下拉节点pd，从而对下拉节点进行降噪处理，以维持下拉节点pd处电压的稳定。

在显示输出阶段t2，第一信号输入端stu1提供的第一输入信号处于低电平状态，第二信号输入端stu2提供的第二输入信号先处于高电平状态并经过一段时间后切换至低电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，第一时钟信号端clka提供的第一时钟信号处于低电平状态，随机信号端oe提供的随机信号处于低电平状态，感测复位信号端trst提供的第二复位信号处于低电平状态，驱动时钟信号端clkx提供的驱动时钟信号先处于高电平状态并经过一段时间后切换至低电平状态。

此时，由于随机信号端oe提供的随机信号和感测复位信号端trst提供的第二复位信号此时均处于低电平状态，因此第三晶体管m3和第六晶体管m6均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态(第二输入信号不会对感测级联节点h的电压产生影响)；由于第一时钟信号端clka提供的第一时钟信号仍处于低电平状态，因此第五晶体管m5维持截止状态。

由于第一信号输入端stu1提供的第一输入信号和显示复位信号端std提供的第一复位信号此时均处于低电平状态，因此第一晶体管m1和第二晶体管m2均处于截止状态，上拉节点pu处于浮接状态，并维持前一阶段的高电平状态，此时第九晶体管m9、第十晶体管m10h和第十二晶体管m12维持导通状态，下拉节点pd维持低电平状态，第十一晶体管m11和第十三晶体管m13均截止，驱动时钟信号端clkx提供的驱动时钟信号通过导通的第十二晶体管m12写入至对应的信号输出端outx。

由图6可知，在显示驱动阶段t2的初始时刻，驱动时钟信号端clkx提供的驱动时钟信号由低电平状态切换至高电平状态，此时信号输出端out输出高电平信号。与此同时，在第二电容c2的自举作用下，上拉节点pu的电压被上拉至更高状态。在本实施例中，假定各时钟信号处于高电平状态时对应的电压为vgh、处于低电平状态时对应的电压为vgl(近似为0v)，则在显示预充阶段t1时，上拉节点pu的电压近似为vgh，而在显示驱动阶段t2的初始时刻时，上拉节点pu的电压可被上拉至近似2vgh。经过一段时间后，驱动时钟信号由高电平切换至低电平状态，则信号输出端outx输出低电平信号；与此同时，在第二电容c2的自举作用下，上拉节点pu的电压下降至在显示驱动阶段t2的初始时刻的水平，即下降至vgh，此时上拉节点pu仍处于高电平状态。

在显示复位阶段t3，第一信号输入端stu1提供的第一输入信号处于低电平状态，第二信号输入端stu2提供的第二输入信号处于低电平状态，显示复位信号端std提供的第一复位信号处于高电平状态，第一时钟信号端clka提供的第一时钟信号处于低电平状态，随机信号端oe提供的随机信号处于低电平状态，感测复位信号端trst提供的第二复位信号处于低电平状态，驱动时钟信号端clkx提供的驱动时钟信号先处于低电平状态并经过一段时间后切换至高电平状态。

此时，由于随机信号端oe提供的随机信号和感测复位信号端trst提供的第二复位信号此时均处于低电平状态，因此第三晶体管m3和第六晶体管m6均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态(第二输入信号不会对感测级联节点h的电压产生影响)；由于第一时钟信号端clka提供的第一时钟信号仍处于低电平状态，因此第五晶体管m5维持截止状态。

由于第一信号输入端stu1提供的第一输入信号处于低电平状态，因此第一晶体管m1截止，而由于显示复位信号端std提供的第一复位信号处于高电平状态，因此第二晶体管m2导通，第二电源端u2提供的第二工作电压vgl1通过导通的第二晶体管m2写入至上拉节点pu，上拉节点pu的电压被拉低至低电平状态。

由于上拉节点pu的电压为低电平状态，因此第九晶体管m9、第十晶体管m10和第十二晶体管m12均处于截止状态。由于第十二晶体管m12截止，则驱动时钟信号端clkx提供的驱动时钟信号无法被写入信号输出端outx，因而不会对信号输出端outx的电压产生影响。在下拉控制模块4内，第七晶体管m7和第八晶体管m8在第一电源端u1提供的第一工作电压vdd的控制下导通，第一电源端u1提供的第一工作电压vdd通过导通的第七晶体管m7和第八晶体管m8写入至下拉节点pd，下拉节点pd的电压变为高电平状态，此时第十一晶体管m11和第十三晶体管m13均导通，第二电源端u2提供的第二工作电压vgl1通过导通的m11写入上拉节点pu，从而对上拉节点pu进行放噪，同时，复位电源端ux提供的复位工作电压vgl2通过导通的第十三晶体管m13写入至信号输出端outx，即信号输出端outx输出低电平信号。

在感测预充阶段t4，第一信号输入端stu1提供的第一输入信号处于低电平状态，第二信号输入端stu2提供的第二输入信号处于低电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，第一时钟信号端clka提供的第一时钟信号处于高电平状态，随机信号端oe提供的随机信号处于低电平状态，感测复位信号端trst提供的第二复位信号处于低电平状态，驱动时钟信号端clkd提供的驱动时钟信号处于低电平状态。

此时，由于随机信号端oe提供的随机信号和感测复位信号端trst提供的第二复位信号此时均处于低电平状态，因此第三晶体管m3和第六晶体管m6均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态(第二输入信号不会对感测级联节点h的电压产生影响)，相应地第四晶体管m4维持导通状态。与此同时，由于第一时钟信号端clka提供的第一时钟信号此时处于高电平状态，则第五晶体管m5导通，处于高电平状态的第一时钟信号依次通过导通的第四晶体管m4和第五晶体管m5写入至上拉节点pu，上拉节点pu的电压为高电平状态。

由于第一信号输入端stu1提供的第一输入信号和显示复位信号端std提供的第一复位信号均处于低电平状态，因此第一晶体管m1和第二晶体管m2均截止。

由于上拉节点pu的电压为高电平状态，则第九晶体管m9、第十晶体管m10和第十二晶体管m12均导通，第二电源端u2提供的第二工作电压vgl1通过导通的第九晶体管m9、第十晶体管m10写入至下拉节点pd，此时第七晶体管m7和第八晶体管m8等同于一个电阻，下拉节点pd的电压为低电平状态，第十一晶体管m11和第十三晶体管m13均截止。与此同时，驱动时钟信号端clkx提供的驱动时钟信号通过导通的第十二晶体管m12写入至对应的信号输出端outx，但由于驱动时钟信号此时处于低电平状态，因此信号输出端outx输出低电平信号。

此外，由于第一时钟信号端clka提供的第一时钟信号处于高电平状态，感测级联节点h的电压为高电平状态，因此第十四晶体管m14和第十五晶体管m15均导通，第二电源端u2提供的处于非有效电平状态(低电平状态)的第二工作电压vgl1写入下拉节点pd，从而对下拉节点pd进行降噪，以维持下拉节点pd处电压的稳定。

在感测输出阶段t5，第一信号输入端stu1提供的第一输入信号处于低电平状态，第二信号输入端stu2提供的第二输入信号处于低电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，第一时钟信号端clka提供的第一时钟信号处于低电平状态，随机信号端oe提供的随机信号处于低电平状态，感测复位信号端trst提供的第二复位信号处于低电平状态，驱动时钟信号端clkx提供的驱动时钟信号先处于高电平状态并经过一段时间后处于低电平状态。

此时，由于随机信号端oe提供的随机信号和感测复位信号端trst提供的第二复位信号此时均处于低电平状态，因此第三晶体管m3和第六晶体管m6均截止，感测级联节点h处于浮接(floating)状态，感测级联节点h的电压维持前一阶段的高电平状态(第二输入信号不会对感测级联节点h的电压产生影响)，第四晶体管m4维持导通状态；由于第一时钟信号端clka提供的第一时钟信号此时处于低电平状态，因此第五晶体管m5截止，第一时钟信号不会对上拉节点pu的电压造成影响。

由于第一信号输入端stu1提供的第一输入信号和显示复位信号端std提供的复位信号均处于低电平状态，则第一晶体管m1和第二晶体管m2均截止，上拉节点pu处于浮接状态，并维持前一阶段的高电平状态，此时第九晶体管m9、第十晶体管m10和第十二晶体管m12维持导通，下拉节点pd维持低电平状态，第十一晶体管m11和第十三晶体管13维持截止，驱动时钟信号端clkx提供的驱动时钟信号通过导通的第十二晶体管m12写入至对应的信号输出端outx。

在感测输出阶段t5的初始时刻，驱动时钟信号由低电平状态切换至高电平状态，则信号输出端outx输出高电平信号。与此同时，在第二电容c2的自举作用下，上拉节点pu的电压被上拉至更高状态。在本实施例中，假定各时钟信号处于高电平时对应的电压为vgh、处于低电平状态时对应的电压为vgl(近似为0v)，则在感测预充阶段t4时，上拉节点pu的电压近似为vgh，而在感测驱动阶段t5的初始时刻时，上拉节点pu的电压可被上拉至近似2vgh。经过一段时间后，驱动时钟信号由高电平切换至低电平状态，则信号输出端outx输出低电平信号；与此同时，在第二电容c2的自举作用下，上拉节点pu的电压下降至在感测驱动阶段t5的初始时刻的水平，即下降至vgh，此时上拉节点pu仍处于高电平状态。

在感测复位阶段t6，第一信号输入端stu1提供的第一输入信号处于低电平状态，第二信号输入端stu2提供的第二输入信号处于低电平状态，显示复位信号端std提供的第一复位信号处于低电平状态，第一时钟信号端clka提供的第一时钟信号处于低电平状态，随机信号端oe提供的随机信号处于高电平状态，感测复位信号端trst提供的第二复位信号处于高电平状态，驱动时钟信号端clkx提供的驱动时钟信号先处于低电平状态。

由于随机信号端oe提供的随机信号和感测复位信号端trst提供的第二复位信号此时均处于高电平状态，则第三晶体管m3和第六晶体管m6均导通，第二信号输入端stu2提供的第二输入信号通过导通的第三晶体管m3写入至感测级联节点h，感测级联节点h的电压为低电平状态，第四晶体管m4截止，实现对感测级联节点h的完全复位(totalreset)。由于第一时钟信号处于低电平状态，则第五晶体管m5截止。

由于第六晶体管m6导通，则第二电源端u2提供的第二工作电压vgl1通过导通的第二晶体管m2写入至上拉节点pu，上拉节点pu的电压处于低电平状态，实现对上拉节点pu的完全复位(totalreset)。

由于第一输入信号处于低电平状态，第一复位信号处于低电平状态，则第一晶体管m1和第二晶体管m2均截止。

由于上拉节点pu的电压处于低电平状态，则第九晶体管m9、第十晶体管m10和第十二晶体管m12均截止；在下拉控制模块4内，第一电源端u1提供的第一工作电压vdd通过导通的第七晶体管m7和导通的第八晶体管m8写入至下拉节点pd，下拉节点pd的电压为高电平状态，此时第十一晶体管m11和第十三晶体管m13导通，第二电源端u2提供的第二工作电压vgl1通过第十一晶体管m11写入上拉节点pu，以对上拉节点pu进行降噪，复位电源端ux提供的复位工作电压vgl2通过第十三晶体管m13写入至信号输出端outx，即信号输出端outx输出低电平信号。

由此可见，上述移位寄存器可在一帧中的显示驱动阶段和感测阶段分别输出高电平(有效电平)信号，以满足对应行像素单元的驱动需求。

在本实施例中，在显示复位阶段t3结束至感测预充阶段t4开始之间的时间段内，需保持上拉节点pu的电压处于低电平(非有效电平)状态。通过设置上述第十一晶体管m11，此时下拉控制模块4与第十一晶体管m11可构成正反馈环，以强化上拉节点pu处的电压。具体地，当上拉节点pu的电压处于低电平状态，下拉控制模块4控制下拉节点pd的电压处于高电平状态，此时第十一晶体管m11导通，第二工作电压vgl1通过第十一晶体管m11写入至上拉节点pu，以强化上拉节点pu的电压处于低电平状态(电压大小为vgl1)，达到降噪的目的。

图7为本发明实施例三提供的一种移位寄存器的电路结构示意图，如图7所示，与上述实施例一和实施例二中不同的是，本实施例中，输出子模块的数量为两个，相应的，信号输出端的数量为两个，驱动时钟信号端的数量为两个，复位电源端的数量为两个。为了便于区分，在本实施例中，如图7所示，该两个输出子模块分别为第一输出子模块5和第二输出子模块5’，该两个信号输出端分别为信号输出端clkx和信号输出端clkx’，该两个复位电源端分别为复位电源端ux和复位电源端ux’。

在本实施例中，如图7所示，第一输出子模块5包括第十二晶体管m12和第十三晶体管m13，关于该第十二晶体管m12和第十三晶体管m13的具体连接关系可参见前述实施例二对第十二晶体管和第十三晶体管的描述，此处不再赘述；同样的，第二输出子模块5’包括第十二晶体管m12’和第十三晶体管m13’，关于该第十二晶体管m12’和第十三晶体管m13’的具体连接关系可参见前述实施例二对第十二晶体管和第十三晶体管的描述，此处不再赘述。

在本实施例中，第一输出子模块5中的第十二晶体管m12和第二输出子模块5’中的第十二晶体管m12'的同时导通或截止，第一输出子模块5’中的第十三晶体管m13和第二输出子模块5’中的第十三晶体管m13'的同时导通或截止。

在本实施例中，第一输出子模块5所连接的驱动时钟信号端clkx所提供的驱动时钟信号与第二输出子模块5’所连接的驱动时钟信号端clkx’所提供的驱动时钟信号可以相同也可以不同。

作为一种可选方案，第一输出子模块5所连接的驱动时钟信号端clkx所提供的驱动时钟信号与第二输出子模块5’所连接的驱动时钟信号端clkx’所提供的驱动时钟信号相同。此时，两个信号输出端outx/outx’中的一个(如图7中的信号输出端outx)用作向栅极驱动电路中的其他移位寄存器提供级联信号(参见后续内容)，另一个(如图7中的信号输出端outx’)用作向对应行像素单元内感测开关晶体管stft的控制极所连接的栅线g2提供驱动信号(参见图1)。

在上述方案中，通过将提供级联信号的信号输出端与提供驱动信号的信号输出端分离，从而可降低提供的驱动信号的信号输出端上的负载，进而能保证移位寄存器向对应行栅线所输出的驱动信号的稳定性。

作为又一种可选方案，第一输出子模块5所连接的驱动时钟信号端clkx所提供的驱动时钟信号与第二输出子模块5’所连接的驱动时钟信号端clkx’所提供的驱动时钟信号不同。图8为图7中两个驱动时钟信号端clkx/clkx’提供不同驱动时钟信号时的时序图，如图8所示，该两个驱动时钟信号端clkx/clkx’在显示驱动阶段提供的驱动时钟信号相同，但在感测阶段提供的驱动时钟信号不同；其中，驱动时钟信号端clkx提供的驱动时钟信号对应像素单元内感测开关晶体管stft的控制极所连接的栅线g2所需驱动信号(参见图1)，驱动时钟信号端clkx’提供的驱动时钟信号对应显示开关晶体管qtft的控制极所连接的栅线g1所需驱动信号(参见图1)。

此时，两个信号输出端outx/outx’中的一个(如图7中的信号输出端outx)用作向栅极驱动电路中的其他移位寄存器提供级联信号以及同时向对应行像素单元内感测开关晶体管stft的控制极所连接的栅线g2提供驱动信号，另一个(如图7中的信号输出端outx')用作向对应行像素单元内显示开关晶体管qtft的控制极所连接的栅线g1提供驱动信号。

在上述方案中，一个移位寄存器可同时向像素单元所连接的两条栅线分别提供驱动信号，因而无需再针对显示开关晶体管qtft的控制极所连接的栅线g1额外设置移位寄存器，可有效减少显示面板中移位寄存器的数量，有利于窄边框设计。

在本实施例中，第一输出子模块5所连接的复位电源端ux和第二输出子模块5’所连接的复位电源端ux'可以为同一电源端，也可以为不同的电源端。

作为一种可选方案，如图7所示，第一输出子模块5所连接的复位电源端ux为第二电源端u2，第二输出子模块5’所连接的复位电源端ux'为第三电源端u3，其中，第二电源端u2所提供的第二工作电压vgl1小于第三电源端u3所提供的第三工作电压vgl2，vgl1和vgl2均为负值。

作为另一种可选方案，第一输出子模块5所连接的复位电源端ux和第二输出子模块5’所连接的复位电源端ux'均为第三电源端u3，第三电源端u3用于提供第三工作电压vgl2。

在本实施例中，第二电容c2的第一端连接至上拉节点pu，第二电容c2的第二端与第二输出子模块5’对应的信号输出端outx’连接。

此外，关于本实施例所提供的移位寄存器的其他描述可参见上述实施例一和实施例二，此处不再赘述。

图9为本发明实施例四提供的一种移位寄存器的电路结构示意图，如图9所示，与上述实施例一～实施例三中不同的是，本实施例中，输出子模块的数量为三个，相应的，信号输出端的数量为三个，驱动时钟信号端的数量为三个，复位电源端的数量为三个。为了便于区分，在本实施例中，如图9所示，该三个输出子模块分别为第一输出子模块5、第二输出子模块5’和第三输出子模块5”，该三个信号输出端分别为信号输出端clkx、信号输出端clkx’和信号输出端”，该三个复位电源端分别为复位电源端ux、复位电源端ux’和复位电源端ux”。

在本实施例中，各输出子模块中的第十二晶体管m12/m12’/m12”同时导通或截止，各输出子模块中的第十三晶体管m13/m13’/m13”同时导通或截止。

作为一种可选方案，三个信号输出端outx/outx’/outx”中的一个(如图9中的信号输出端outx)用作向栅极驱动电路中的其他移位寄存器提供级联信号，另外两个(如图9中的信号输出端outx’/outx”)分别用作向对应行像素单元内显示开关晶体管qtft的控制极所连接的栅线g1、感测开关晶体管stft的控制极所连接的栅线g2提供驱动信号

在本实施例中，信号输出端outx所对应的驱动时钟信号端clkx和信号输出端outx’所对应的驱动时钟信号端clkx’的驱动时钟信号可以相同也可以不同。例如，信号输出端outx所对应的驱动时钟信号端clkx的驱动时钟信号与驱动时钟信号端clkx’的驱动时钟信号相同；信号输出端outx’所对应的驱动时钟信号端clkx’和信号输出端outx”所对应的驱动时钟信号端clkx”的驱动时钟信号的工作时序如图8所示，二者驱动时钟信号不同，其中，clkx’的驱动时钟信号对应图8中的clkx的驱动时钟信号，驱动时钟信号端clkx”的驱动时钟信号对应图8中的clkx’的驱动时钟信号。

作为另一种可选方案，三个信号输出端outx/outx’/outx”中的一个用作向对应行像素单元内感测开关晶体管stft的控制极所连接的栅线g2提供驱动信号，另外两个均用作向栅极驱动电路中的其他移位寄存器提供级联信号(三个驱动时钟信号端内驱动时钟信号的工作时序可相同)。

在本实施例中，第一输出子模块5所连接的复位电源端ux、第二输出子模块5’所连接的复位电源端ux’、第三输出子模块5”所连接的复位电源端ux”可以为同一电源端，也可以为不同的电源端。

作为一种可选方案，如图9所示，第一输出子模块5所连接的复位电源端ux为第二电源端u2，第二输出子模块5’所连接的复位电源端ux’和第三输出子模块5”所连接的复位电源端ux”均为第三电源端u3，其中，第二电源端u2所提供的第二工作电压vgl1小于第三电源端u3所提供的第三工作电压vgl2，vgl1和vgl2均为负值。

作为另一种可选方案，第一输出子模块5所连接的复位电源端ux、第二输出子模块5’所连接的复位电源端ux’、第三输出子模块5”所连接的复位电源端ux”均为第三电源端u3，第三电源端u3用于提供第三工作电压vgl2。

在本实施例中，第二电容c2的第一端连接至上拉节点pu，第二电容c2的第二端与第二输出子模块5’对应的信号输出端outx’连接。

在本实施例中，该移位寄存器还包括第三电容c3，第三电容c3的第一端连接至上拉节点pu，第三电容c3的第二端与第三输出子模块5”对应的信号输出端outx”连接。

此外，关于本实施例所提供的移位寄存器的其他描述可参见上述实施例一～实施例三，此处不再赘述。

图10为本发明实施例五提供的一种栅极驱动电路的结构示意图，如图10所示，该栅极驱动电路包括：级联的n个移位寄存器a1/a2/a3/a4，移位寄存器a1/a2/a3/a4采用上述实施例一～实施例四中任一实施例所提供的移位寄存器。

需要说明的是，附图中仅示例性给出了前4级移位寄存器的示意图。

在本实施例中，位于第1级和第2级的移位寄存器a1/a2的第一信号输入端stu1与帧起始信号输入端stv1连接，位于第i级的移位寄存器的第一信号输入端stu1与位于第i-2级移位寄存器的一个信号输出端连接，其中3≤i≤n，且i为正整数。

位于第1级的移位寄存器的第二信号输入端stu2与感测起始信号输入端stv2连接，位于第j级的移位寄存器的第二信号输入端stu2与位于第j-1级位移寄存器的一个信号输出端连接，其中2≤j≤n，且j为正整数。

位于第n-2级至第n的移位寄存器的显示复位信号端std与帧复位信号端(未示出)连接，位于第k级的显示复位信号端std与位于第k+3级移位寄存器的一个信号输出端连接，其中1≤k≤n-3，且k为正整数。

如图10所示，各移位寄存器的第一时钟信号端clka与第一时钟信号线clka连接，各移位寄存器的随机信号端oe与随机信号线oe连接，各移位寄存器的感测复位信号端trst与感测复位信号线trst连接。

在本实施例中，栅极驱动电路设置有四条时钟信号线ckx1/ckx2/ckx3/ckx4。如图10所示，位于第4m-3级的移位寄存器的驱动时钟信号端clkx与驱动时钟信号线ckx1连接，位于第4m-2级的移位寄存器的驱动时钟信号端clkx与第二驱动时钟信号线ckx2连接，位于第4m-1级的移位寄存器的驱动时钟信号端clkx与第三驱动时钟信号线ckx3连接，位于第4m级的移位寄存器的驱动时钟信号端clkx与第四驱动时钟信号线ckx4连接，1≤m≤n，且m为正整数。

在本实施例中，如图10所示，位于同一级的移位寄存器的驱动时钟信号端clkx、驱动时钟信号端clkx’和驱动时钟信号端clkx”连接同一时钟信号线。

作为一种可选方案，如图10所示，各级移位寄存器a1/a2/a3/a4连接有对应的三个信号输出端cr1/cr2/out，分别为第一级联信号输出端cr1(用作向栅极驱动电路中的其他移位寄存器提供级联信号)、第二级联信号输出端cr2(用作向栅极驱动电路中的其他移位寄存器提供级联信号)和第一驱动信号输出端out(用作向对应行像素单元内感测开关晶体管stft的控制极所连接的栅线g2提供驱动信号)；其中，位于第i级的移位寄存器的第一信号输入端stu1与位于第i-2级移位寄存器的第一级联信号输出端cr1连接；位于第j级的移位寄存器的第二信号输入端stu2与位于第j-1级位移寄存器的第二级联信号输出端cr2连接；位于第k级移位寄存器的显示复位信号端std与位于第k+3级移位寄存器的第一级联信号输出端cr1连接。各级移位寄存器的第一驱动信号输出端out与对应行栅线gate1/gate2/gate3/gate4连接。

图11为图10所示栅极驱动电路的工作时序图，如图11所示，在每一帧的显示驱动阶段，各级移位寄存器a1/a2/a3/a4依次向对应的行栅线gate1/gate2/gate3/gate4输出驱动信号，以供显示面板进行画面显示；在每一帧的感测阶段，仅一级移位寄存器输出驱动信号以对对应行像素单元内的显示器件或驱动晶体管进行电流感测，以供进行外部补偿；各行像素单元逐帧进行外部补偿。

需要说明的是，通过控制各驱动时钟信号线ckx1～ckx4所提供的驱动时钟信号的重叠占比，可对相邻行栅线的驱动信号的重叠占比(overlap)进行控制。

本发明实施例六提供了一种显示装置，该显示装置包括：栅极驱动电路，该栅极驱动电路可采用上述实施例五中提供的栅极驱动电路，具体内容参见上述实施例五中的描述，此处不再赘述。

可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。