Gip检测电路和平板显示装置的制造方法
【技术领域】
[0001]本发明涉及平板显示技术领域，特别涉及一种GIP检测电路和平板显示装置。
【背景技术】
[0002]近年来，随着信息技术、无线移动通讯和信息家电的快速发展与应用，人们对电子产品的依赖性与日倶增，更带来各种显示技术及显示装置的蓬勃发展。平板显示装置具有完全平面化、轻、薄、省电等特点，因此得到了广泛的应用。
[0003]目前，为了降低平板显示装置的制造成本并藉以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel,门面板)技术，直接将栅极驱动电路(即GIP电路)集成于平板显示面板上。GIP电路产生并输出多级GIP信号，平板显示面板的各个像素根据GIP电路提供的GIP信号进行选通，各级GIP信号正常与否都会直接影响平板显示面板的显示效果。一旦某一级GIP信号出现异常，就无法选通对应的像素，所述平板显示面板100就会出现屏体不工作、屏体某一行显示异常或者屏体前一部分图片显示正常而后一部分图片显示异常这些异常情况。
[0004]因此，对栅极驱动电路输出的各级GIP信号进行检测是非常必要的。如果没有对栅极驱动电路输出的GIP信号进行检测，很难判定是不是栅极驱动电路的问题。
[0005]然而，在GIP信号的检测过程中发现，现有的GIP检测电路由于输出噪声比较大，会影响测试效果。请参考图1，其为现有技术的GIP检测电路输出的信号波形图。如图1所示，现有技术的GIP检测电路所输出的信号波形图中，出现了非常明显的噪声(图中椭圆型虚线所示部分)。可见，现有的GIP检测电路的测试效果比较差。
[0006]基此，如何解决现有的GIP检测电路由于输出噪声大而影响测试效果的问题，成了本领域技术人员亟待解决的一个技术问题。
【发明内容】
[0007]本发明的目的在于提供一种GIP检测电路和平板显示装置，以解决现有技术中GIP检测电路由于输出噪声大而影响测试效果的问题。
[0008]为解决上述问题，本发明提供一种GIP检测电路，所述GIP检测电路包括:多个依次连接的检测单元，每个检测单元均包括:第一晶体管至第七晶体管、电容器、检测端、起始信号端、第一时钟信号端、第二时钟信号端、第一栅极信号端、第二栅极信号端以及输出端；
[0009]其中，第一晶体管连接在起始信号端与第一节点之间，第一晶体管的栅极与第一时钟信号端连接；第二晶体管连接在第二时钟信号端与输出端之间，第二晶体管的栅极连接至第一节点；第三晶体管连接在第一栅极信号端与第二节点之间，第三晶体管的栅极与输出端连接；第四晶体管连接在第二节点与第二栅极信号端之间，第四晶体管的栅极与第一时钟信号端连接；第五晶体管连接在第一栅极信号端与输出端之间，第五晶体管的栅极连接至第二节点；第六晶体管连接在第七晶体管与输出端之间，第六晶体管的栅极连接至第一节点；第七晶体管连接在第六晶体管与检测端之间且源漏短接，第七晶体管的栅极连接至第二节点；电容器连接在第一节点与输出端之间。
[0010]可选的，在所述GIP检测电路中，所述第一栅极信号端用于接收高电平号，第二栅极信号端用于接收低电平信号。
[0011 ] 可选的，在所述GIP检测电路中，所述第一晶体管至第七晶体管均为薄膜晶体管。
[0012]可选的，在所述GIP检测电路中，所述第一晶体管至第七晶体管均为P型薄膜晶体管。
[0013]可选的，在所述GIP检测电路中，所述第一晶体管和第四晶体管的导通和截止均由所述第一时钟信号线提供的第一时钟信号控制，所述第二晶体管和第六晶体管的导通和截止均由所述第一节点的电位控制，所述第五晶体管和第七晶体管的导通和截止均由所述第二节点的电位控制。
[0014]可选的，在所述GIP检测电路中，还包括:第一检测信号线、第二检测信号线、第一时钟信号线以及第二时钟信号线，每个检测单元分别与所述第一检测信号线、第二检测信号线、第一时钟信号线以及第二时钟信号线连接。
[0015]可选的，在所述GIP检测电路中，所述检测单元的数量为η个，η为自然数；
[0016]其中，奇数行的检测单元的检测端均与所述第一检测信号线连接，偶数行的检测单元的检测端均与所述第二检测信号线连接。
[0017]相应的，本发明还提供了一种平板显示装置，所述平板显示装置包括:阵列基板和如上所述的GIP检测电路；
[0018]所述GIP检测电路设置于所述阵列基板上。
[0019]可选的，在所述的平板显示装置中，所述阵列基板具有多个像素，所述多个像素呈η行m列的阵列分布，η和m均为自然数。
[0020]可选的，在所述的平板显示装置中，所述GIP检测电路中检测单元的数量与所述像素的行数相同。
[0021]综上所述，在本发明提供的GIP检测电路和平板显示装置中，通过第六晶体管和第七晶体管分别将高电平和低电平耦合到检测端，消除检测端的噪声，从而提高所述GIP检测电路的测试效果。
【附图说明】
[0022]图1是现有技术的GIP检测电路输出的信号波形图；
[0023]图2是本发明实施例的GIP检测电路的结构示意图；
[0024]图3是本发明实施例的检测单元的结构示意图；
[0025]图4是本发明实施例的GIP检测电路的时序波形图；
[0026]图5是本发明实施例的GIP检测电路输出的信号波形图。
【具体实施方式】
[0027]以下结合附图和具体实施例对本发明提出一种GIP检测电路和平板显示装置作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0028]请结合参考图2和图3，其为本发明实施例的GIP检测电路的结构示意图。如图2和图3所示，所述GIP检测电路100包括:多个依次连接的检测单元10，每个检测单元10均包括:第一晶体管Ml至第七晶体管M7、电容器C1、检测端D0/DE、起始信号端SIN、第一时钟信号端XCK、第二时钟信号端CK、第一栅极信号端VGH、第二栅极信号端VGL以及输出端OUT ；
[0029]其中，第一晶体管Ml连接在起始信号端SIN与第一节点N1之间，第一晶体管Ml的栅极与第一时钟信号端XCK连接；第二晶体管M2连接在第二时钟信号端CK与输出端OUT之间，第二晶体管M2的栅极连接至第一节点N1 ;第三晶体管M3连接在第一栅极信号端VGH与第二节点N2之间，第三晶体管M3的栅极与输出端OUT连接；第四晶体管M4连接在第二节点N2与第二栅极信号端VGL之间，第四晶体管M4的栅极与第一时钟信号端XCK连接；第五晶体管M5连接在第一栅极信号端VGH与输出端OUT之间，第五晶体管M5的栅极连接至第二节点N2 ;第六晶体管M6连接在第七晶体管M7与输出端OUT之间，第六晶体管M6的栅极连接至第一节点N1 ;第七晶体管M7连接在第六晶体管M6与检测端D0/DE之间且源漏短接，第七晶体管M7的栅极连接至第二节点N2 ;电容器C1连接在第一节点N1与输出端OUT之间。
[0030]具体的，第一晶体管Ml的第一电极与起始信号端SIN连接，第一晶体管Ml的第二电极连接至第一节点N1，第一晶体管Ml的栅极与第一时钟信号端XCK连接；第二晶体管M2的第一电极与第二时钟信号端CK连接，第二晶体管M2的第二电极与输出端OUT连接，第二晶体管M2的栅极连接至第一节点N1 ;第三晶体管M3的第一电极与第一栅极信号端VGH连接，第三晶体管M3的第二电极连接至第二节点N2，第三晶体管M3的栅极与输出端OUT连接；第四晶体管M4的第一电极连接至第二节点N2，第四晶体管M4的第二电极与第二栅极信号端VGL连接，第四晶体管M4的栅极与第一时钟信号端XCK连接；第五晶体管M5的第一电极与第一栅极信号端VGH连接，第五晶体管M5的第二电极与输出端OUT连接，第五晶体管M5的栅极连接至第二节点N2 ;第六晶体管M6的第一电极与第七晶体管M7的第一电极和第二电极连接，第六晶体管M6的第二电极与输出端OUT连接，第六晶体管M6的栅极连接至第一节点N1 ;第七晶体管M7的第一电极和第二电极均与检测端D0/DE连接，第七晶体管M7的栅极连接至第二节点N2。
[0031]这里，第一电极和第二电极是不同的电极。例如，当第一电极被设置为源极时，第二电极被设置为漏极。
[0032]优选的，所述第一晶体管Ml至第七晶体管M7均为薄膜晶体管。所述第一晶体管Ml至第七晶体管M7可以选用P型薄膜晶体管，也可以选用N型薄膜晶体管。公知的，P型薄膜晶体管在栅极信号为低电平位时导通，N型薄膜晶体管在栅极信号为高电平位时导通。因此，只要将选择的晶体管类型与导通电位相匹配即可。
[0033]本实施例中，所述第一晶体管Ml至第七晶体管M7均为P型薄膜晶体管。
[0034]请继续参考图2，所述GIP检测电路100还包括第一检测信号线D0、第二检测信号线DE、第一时钟信号线CLK1以及第二时钟信号线CLK2，每个检测单元10分别与所述第一检测信号线D0、第二检测信号线DE、第一时钟信号线CLK1以及第二时钟信号线CLK2连接。
[0035]其中，所述检测单元10的检测端D0/DE用于输出第一检测信号或第二检