电路堆叠结构的制作方法
【专利摘要】本发明揭露一种电路堆叠结构，其中电路堆叠结构包含导线层、撑持部与保护层。导线层包含多个分隔排列的金属线，撑持部分别位于任二相邻的金属线间的间隙内，且与金属线电性绝缘。保护层覆盖导线层与撑持部，通过撑持部的支持，使得保护层的顶面对应撑持部的区域与对应各金属线的区域齐平。
【专利说明】
电路堆叠结构
技术领域
[0001]本发明有关于一种电路堆叠结构，且特别是有关于一种主动元件阵列衬底的电路堆叠结构。
【背景技术】
[0002]图1为已知一种主动元件阵列衬底10的局部上视图。如图1所示，此主动元件阵列衬底10包含一玻璃衬底20、一驱动芯片30、多条数据线40与多条扫描线50。数据线40、扫描线50与驱动芯片30皆配置于玻璃衬底20上。此驱动芯片30 —方面耦接数据线40与扫描线50，另一方面透过玻璃衬底20上的一过渡线路区60连接一可挠式电路板接垫区80。过渡线路区60位于驱动芯片30与可挠式电路板接垫区80之间，其内的走线延续自可挠式电路板接垫区80到驱动芯片30的走线，以便交换信号于驱动芯片30与可挠式电路板接垫区80之间。然而，因为过渡线路区60无任何防刮设计，因此时常有刮伤问题产生。
[0003]图2为图1的2-2剖面图。如图2所示，具体而言，过渡线路区60包含一电路堆叠结构70，配置于玻璃衬底20 (glass)上，其由下至上依序包含一绝缘层71 (GI)、一导线层72 (metal)与一保护层75 (passivat1n)。导线层72包含多个分隔配置于绝缘层71上的金属线73，保护层75覆盖于导线层72上。由于任二相邻金属线73之间具有间隙74，使得形成保护层75时，保护层75会依据各金属线73与其间隙74的凹凸特征而分别成型对应的隆起部76与凹陷部77。
[0004]然而，由于此电路堆叠结构70上的隆起部76与凹陷部77彼此存在着若干形式上的差异，例如高低落差不同或接触面积不同的差异，使得此过渡线路区60的保护层75遭受硬物划过时，容易导致凹陷部77形成受力集中点，或者，隆起部76承受过大的摩擦力，如此，将无法有效保护导线层72线路，且提高导线层72被破坏的风险，进而增加制造或维修成本。
【发明内容】
[0005]本发明提供一种主动元件阵列衬底及其电路堆叠结构，用以极小化此过渡线路区上的隆起部与凹陷部彼此存在的差异，例如高低落差或接触面积不同的差异，以降低此过渡线路区上遭受硬物划过所产生的破坏力，降低其内线路遭受破坏的风险。
[0006]在本发明的一实施方式中，此种主动元件阵列衬底包含一玻璃衬底、一驱动芯片、一可挠式电路板接垫区、一过渡线路区。驱动芯片配置于玻璃衬底上。可挠式电路板接垫区配置于玻璃衬底上。过渡线路区介于驱动芯片与可挠式电路板接垫区之间，包含一电路堆叠结构。电路堆叠结构沿玻璃衬底表面分为多个交替排列的第一区域与第二区域。电路堆叠结构包含一第一导线层、多个第一撑持部与一保护层。第一导线层叠设于玻璃衬底上，包含多个分隔配置的第一金属线。各第一金属线与其中一第一区域的区域范围相符，且连接可挠式电路板接垫区与驱动芯片。任二相邻的第一金属线间的间隙的区域范围与其中一第二区域的区域范围相符。第一撑持部分别配置于第二区域内，并呈分段状，且与第一金属线、可挠式电路板接垫区以及驱动芯片电性绝缘。保护层覆盖于第一导线层与第一撑持部上。如此，通过第一撑持部的支撑，保护层位于第一区域的顶面与保护层位于第二区域的顶面齐平。
[0007]由于这些第一撑持部被埋设于任二相邻的第一金属线间的间隙内，使得保护层形成后，保护层位于第二区域的顶面大致与保护层位于第一区域的顶面等高，尽可能垫高前述已知结构中于对应任二相邻金属线之间所分别产生的凹陷部，以致缩小了前述已知结构中隆起部与凹陷部彼此存在的高低落差。如此，便可消除前述已知结构中此过渡线路区上的凹陷部会形成受力集中点的特征，进而保护线路减少刮伤风险，以提高合格率。
[0008]综上所述，由于本发明可实现极小化前述已知结构中过渡线路区上的隆起部与凹陷部彼此存在的差异，使其借此降低遭受硬物划过所产生的摩擦力，有助降低其内线路遭受破坏的风险，进而提高合格率、避免制造或维修成本的增加。另外，在一些实施例中，通过分段状的第一撑持部的设计，若有外来导体同时接触其中一段的第一撑持部和第一金属线而产生电性连接时，可降低另一外来导体也同时接触第一撑持部和另一第一金属线，而造成两第一金属线彼此电性连接而短路的情形。
【附图说明】
[0009]为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下:
[0010]图1为已知一种主动元件阵列衬底的局部上视图。
[0011]图2为图1的2-2剖面图。
[0012]图3A为本发明主动元件阵列衬底于一实施方式的局部上视图。
[0013]图3B为图3A所示的主动元件阵列衬底的另一实施方式的上视图。
[0014]图4为图3A于第一实施例的1-1剖面图。
[0015]图5为图3A于第一实施例的一变化下的1-1剖面图。
[0016]图6为本发明主动元件阵列衬底于第一实施例的另一变化下的剖面图。
[0017]图7为图3A于第二实施例的一变化下的1-1剖面图。
[0018]图8为图3A于第二实施例的另一变化下的1-1剖面图。
[0019]图9为本发明主动元件阵列衬底于第二实施例的又一变化下的剖面图。
【具体实施方式】
[0020]以下将以附图及详细说明清楚说明本发明的精神，如熟悉此技术的人员在了解本发明的实施例后，当可由本发明所教示的技术，加以改变及修饰，其并不脱离本发明的精神与范围。
[0021]本发明提供一种主动元件阵列衬底及其电路堆叠结构，用以缩短前述已知结构中隆起部与凹陷部彼此存在的差异，例如高低落差、摩擦程度或接触面积不同的差异，以降低此过渡线路区遭受硬物划过所产生的破坏力，降低其内线路遭受破坏的风险。
[0022]以下将根据上述描述揭露出数个实施方式，以进一步阐明本发明通过极小化前述已知结构中隆起部与凹陷部彼此差异的精神，然而，以下各实施方式于说明书的例子仅为说明，本发明并不仅限于此。设计人员可依上述精神选择适当的技术手段来达成前述已知结构中隆起部与凹陷部之间的差异。
[0023]图3A为本发明主动元件阵列衬底100于一实施方式的局部上视图，图3B为图3A所示的主动元件阵列衬底的另一实施方式的上视图。请参阅图3A、图3B。此主动元件阵列衬底100包含一玻璃衬底110、一驱动芯片120、一像素阵列130、一扫描线区140(scanline)、一数据线区150 (source line或data line)以及一可烧式电路板接垫区(FPCpad) 160。数据线区150、扫描线区140、像素阵列130、驱动芯片120与可挠式电路板接垫区160皆配置于玻璃衬底110上。数据线区150内有多条数据线，位于像素阵列130的一侧，扫描线区140内有多条扫描线，可分为二部分，分别位于数据线区150的二相对侧，并朝像素阵列130的二侧延伸，且数据线区150内的数据线(图中未示)以及扫描线区140内的扫描线(图中未示)皆耦接于此驱动芯片120的同侧。可挠式电路板接垫区160位于驱动芯片120相对扫描线区140的另侧，且透过玻璃衬底110上的一过渡线路区200连接驱动芯片120。过渡线路区200位于驱动芯片120与可挠式电路板接垫区160之间，其内的走线延续自可挠式电路板接垫区160到驱动芯片120的走线，以便交换信号于驱动芯片120与可挠式电路板接垫区160之间。
[0024]图4为图3A于第一实施例的1-1剖面图。请参阅图3A、图4。所述过渡线路区200包含一电路堆叠结构300。电路堆叠结构300沿玻璃衬底110表面的延伸方向分为多个交替排列的第一区域A与第二区域B。电路堆叠结构300包含一第一导线层400、一绝缘层(于此第一实施例中后称第一绝缘层610)、多个第一撑持部700与一保护层800。
[0025]第一导线层400包含多个第一金属线410，这些第一金属线410彼此分隔排列，故，任二相邻的第一金属线410间具有一第一间隙G1，而且每一第一金属线410两端分别连接可挠式电路板接垫区160与驱动芯片120。每一第一区域A的范围被定义为恰等于每一第一金属线410由可挠式电路板接垫区160朝驱动芯片120所延伸的区域面积，且每一第一区域A的深度是由保护层800至玻璃衬底110。每一第二区域B的范围被定义为恰等于任一上述第一间隙Gl由可挠式电路板接垫区160朝驱动芯片120所延伸的区域面积。各第一撑持部700分别配置于任二相邻的第一金属线410间的第一间隙Gl (即第二区域B)内，且与第一金属线410、可挠式电路板接垫区160以及驱动芯片120电性绝缘。第一绝缘层610夹设于保护层800与玻璃衬底110之间。保护层800覆盖于第一导线层400、第一绝缘层610与这些第一撑持部700上，位于电路堆叠结构300相对玻璃衬底110的最外侧，且保护层800于第一区域A的顶面大致与保护层800于第二区域B的顶面齐平。
[0026]如此，便可缩小了前述已知结构中隆起部与凹陷部彼此存在的高低落差，有助消除前述已知结构中凹陷部被形成受力集中点的问题，进而保护线路、减少刮伤风险，以提高合格率。
[0027]请参阅图3A、图4。第一实施例中，第一绝缘层610配置于玻璃衬底110上，例如，直接地位于玻璃衬底110上。第一导线层400位于第一绝缘层610上，换句话说，第一绝缘层610位于第一导线层400与玻璃衬底110之间，甚至第一绝缘层610直接地位于第一导线层400与玻璃衬底110之间。
[0028]各第一撑持部700位于第一导线层400内，且与各第一金属线410共处同层平面，意即，各第一撑持部700的一底面至一基准平面(例如玻璃衬底110顶面)的最小垂直距离Dl与各第一金属线410的一底面至此基准平面(例如玻璃衬底110顶面)的最小垂直距离D2相等。
[0029]此外，此实施例中，保护层800覆盖第一绝缘层610、第一撑持部700与各第一金属线410时，保护层800于各第二区域B中覆盖第一撑持部700，且于各第一撑持部700的二相对侧直接接触第一绝缘层610，以便阻绝各第一撑持部700与其两侧第一金属线410的实体接触。
[0030]制作时，第一绝缘层610、第一导线层400 (第一金属线410与第一撑持部700)与保护层800依序形成于玻璃衬底110上，通过各第一撑持部700与第一金属线410作基础，形成后的保护层800于各第一区域A以及第二区域B的顶面形成相对的凸起状，以确保保护层800于第一区域A的顶面大致与保护层800于第二区域B的顶面齐平。此外，由于保护层800填补了各第一撑持部700的二相对侧与其两侧第一金属线410之间的凹陷处430，使得保护层800的顶面亦反映出对齐各凹陷处430的凹陷标记M，故保护层800顶面的任二相邻的凹陷标记M之间便可定义出保护层800于各第二区域B的顶面。
[0031 ] 须了解到，在此实施例的变化中，各第一撑持部的材质可为导电金属或非金属，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tin oxide，IT0)、或氧化铟镓锌(indium gallium zinc oxide, IGZO)等半导体材料，然而，本发明不仅限于此。各第一撑持部的厚度(或高度)与各第一金属线的厚度(或高度)相同，然而，本发明不仅限于此。各第一撑持部为一伪金属线图案(Dummy pattern)，可呈条状(如图3A所示)或分段状(如图3B所示)，其长度小于各第一金属线从驱动芯片延伸至可挠式电路板接垫区的长度，以确保第一撑持部的两端不致导接可挠式电路板接垫区与驱动芯片，然而，本发明不仅限于此。
[0032]此外，条状的第一撑持部制作上较为简单，可进而降低制作成本。而对于分段状的第一撑持部来说，若有外来导体同时接触其中一段的第一撑持部和第一金属线而产生电性连接时，通过分段状的设计可降低另一外来导体也同时接触第一撑持部和另一第一金属线，而造成两第一金属线彼此电性连接而短路的情形。
[0033]图5为图3A于第一实施例的一变化下的1-1剖面图。请参阅图3A、图5。基于图4的特征下，在第一实施例的一变化中，第一撑持部710完全填满于第一间隙Gl内，并实体接触其两侧第一金属线410，由于第一撑持部710为非导体材质，故，第一撑持部710与其两侧的第一金属线410电性绝缘。
[0034]由于各第一撑持部710完全填满于第一间隙Gl内，并且各第一撑持部710与其两侧的第一金属线410共平面，故，当保护层800形成后，保护层800位于第一区域A的顶面与保护层800位于第二区域B的顶面共平面。
[0035]须了解到，在此实施例的变化中，各第一撑持部的材质可为绝缘材料或半导体材料，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tinoxide, ITO)、或氧化铟镓锌(indium gallium zinc oxide, IGZO)等，然而，本发明不仅限于此。各第一撑持部的厚度(或高度)与各第一金属线的厚度(或高度)相同，然而，本发明不仅限于此。各第一撑持部为一伪金属线图案(Dummy pattern)，可呈条状(如图3A所示)或分段状(如图3B所示)，其长度小于各第一金属线从驱动芯片延伸至可挠式电路板接垫区的长度，以确保第一撑持部的两端不致导接可挠式电路板接垫区与驱动芯片，然而，本发明不仅限于此。
[0036]图6为本发明主动元件阵列衬底于第一实施例的另一变化下的剖面图。请参阅图
6。在第一实施例的另一变化中，电路堆叠结构300还包含多个分隔配置的平行撑持部730。这些平行撑持部730排列于第一绝缘层610上。在此变化中，这些平行撑持部730仅位于第一绝缘层610的第一区域A内。更具体地，这些平行撑持部730呈直线状或分段状，彼此平行地排列于第一绝缘层610的的第一区域A内，且被各第一金属线410所包覆，即这些平行撑持部730内嵌于各第一金属线410内。
[0037]如此，制作时，第一绝缘层610、第一导线层400与保护层800依序形成于玻璃衬底110上，通过各平行撑持部730作基础，使得各第一金属线410的顶面与保护层800于第一区域A的顶面皆反映出对应这些平行撑持部730的凹凸不平的粗糙表面，例如各第一金属线410的顶面形成多个对齐且匹配这些平行撑持部730的隆起420，保护层800于第一区域A的顶面形成多个对齐且匹配这些平行撑持部730的凸部820A。通过各第一撑持部700作基础，使得保护层800于第二区域B的顶面皆反映出对应这些第一撑持部700的凹凸不平表面，例如保护层800于第二区域B的顶面形成对齐且匹配第一撑持部700的凸部820B。这些凸部820A、820B相互分隔地分布于保护层800的第一区域A与第二区域B内，且这些凸部820A、820B的顶面皆大致齐平。
[0038]如此，由于保护层的顶面形成凹凸不平表面，更可缩小了前述已知结构中隆起部与凹陷部彼此存在的摩擦度不一致的差异，因而更可借此降低遭受硬物划过所产生的摩擦力，保护线路减少刮伤风险，以提尚合格率。
[0039]须了解到，在此实施例的变化中，各第一撑持部的材质可为导电金属或非金属，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tin oxide, ITO)、或氧化铟镓锌(indium gallium zinc oxide, IGZO)等半导体材料，各平行撑持部的材质可为半导体材料，如非晶硅等，然而，本发明不仅限于此。各第一撑持部的厚度(或高度)与各平行撑持部的厚度(或高度)相同，然而，本发明不仅限于此。各第一撑持部及平行撑持部分别为一伪金属线图案(Dummy pattern)，可呈条状(如图3A所示)或分段状(如图3B所示)，其长度小于各第一金属线从驱动芯片延伸至可挠式电路板接垫区的长度，以确保第一撑持部及平行撑持部的两端不致导接可挠式电路板接垫区与驱动芯片，然而，本发明不仅限于此。
[0040]图7为图3A于第二实施例的一变化下的1-1剖面图。请参阅图3A、图7。此第二实施例中，各第一撑持部700与各第一金属线411共处同层平面，且绝缘层(于此第二实施例中后称第二绝缘层620)覆盖第一撑持部700与各第一金属线411，且位于第一导线层401与保护层801之间。
[0041]在第二实施例的一变化中，当第二绝缘层620于各第二区域B中覆盖第一撑持部700时，第二绝缘层620于各第一撑持部700的二相对侧直接接触玻璃衬底110，以便阻绝各第一撑持部700与其两侧第一金属线411的实体接触。
[0042]如此，制作时，第一导线层401 (第一金属线411与第一撑持部700)、第二绝缘层620与保护层801依序形成于玻璃衬底110上，通过各第一金属线411与第一撑持部700作基础，形成后的第二绝缘层620与保护层801皆于各第一区域A以及第二区域B的顶面形成相对的凸起状，以确保保护层801于第一区域A的顶面大致与保护层801于第二区域B的顶面齐平。
[0043]另外，由于第二绝缘层620填补了各第一撑持部700的二相对侧与其两侧第一金属线411之间的凹陷处430，使得第二绝缘层620的顶面亦形成对齐各凹陷处430的凹入部623。故，当保护层801被形成后，保护层801顶面亦反映出多个与这些凹入部623大致一一对齐的凹陷标记M。如此，保护层801顶面的任二相邻的凹陷标记M之间便定义出保护层801于各第二区域B的顶面。
[0044]须了解到，在此实施例的变化中，各第一撑持部的材质可为导电金属或非金属，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tin oxide，IT0)、或氧化铟镓锌(indium gallium zinc oxide, IGZO)等半导体材料，然而，本发明不仅限于此。各第一撑持部的厚度(或高度)与各第一金属线的厚度(或高度)相同，然而，本发明不仅限于此。各第一撑持部700为一伪金属线图案(Dummy pattern)，可呈条状(如图3A所示)或分段状(如图3B所示)，其长度小于各第一金属线从驱动芯片延伸至可挠式电路板接垫区的长度，以确保第一撑持部的两端不致导接可挠式电路板接垫区与驱动芯片，然而，本发明不仅限于此。
[0045]图8为图3A于第二实施例的另一变化下的1-1剖面图。请参阅图3A、图8。基于图7的特征下，第二实施例的另一变化中，电路堆叠结构300还包含一第二导线层501与多个第二撑持部720。第二导线层501位于第二绝缘层620与保护层801之间，例如，直接地位于第二绝缘层620与保护层801之间。第二导线层501包含多个第二金属线510。这些第二金属线510彼此分隔排列于第二绝缘层620上，故，任二相邻的第二金属线510间具有一第二间隙G2，各第二间隙G2大致对齐其中一第一间隙G1。每一第二金属线510两端分别连接可挠式电路板接垫区160与驱动芯片120 (图3A)。每一第二金属线510由可挠式电路板接垫区160朝驱动芯片120所延伸的区域面积亦等于每一第一区域A的范围。任二相邻的第二金属线510间的第二间隙G2恰等于每一第二区域B的范围。各第二撑持部720分别配置于任二相邻的第二金属线510间的第二间隙G2(即第二区域B)内，且与第二金属线510、可挠式电路板接垫区160以及驱动芯片120电性绝缘，例如避免实体接触。如此，更通过第一撑持部700与第二撑持部720的支撑，使得保护层801于第一区域A的顶面大致更与保护层801于第二区域B的顶面齐平。
[0046]保护层801覆盖第二撑持部720、各第二金属线510与第二绝缘层620。当保护层801于各第二区域B中覆盖第二撑持部720时，保护层801于各第二撑持部720的二相对侧直接接触第二绝缘层620，以便阻绝各第二撑持部720与其两侧第二金属线510的实体接触。
[0047]须了解到，在此实施例的变化中，各第一撑持部、第二撑持部的材质可为导电金属或非金属，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tinoxide, ITO)、或氧化铟镓锌(indium gallium zinc oxide, IGZO)等半导体材料，然而，本发明不仅限于此。各第一撑持部的厚度(或高度)与各第一金属线的厚度(或高度)相同，各第二撑持部的厚度(或高度)与各第二金属线的厚度(或高度)相同，然而，本发明不仅限于此。各第一撑持部、第二撑持部为一伪金属线图案(Dummy pattern)，可呈条状(如图3A所示)或分段状(如图3B所示)，其长度小于各第一金属线、第二金属线从驱动芯片延伸至可挠式电路板接垫区的长度，以确保第一撑持部、第二撑持部的两端不致导接可挠式电路板接垫区与驱动芯片，然而，本发明不仅限于此。
[0048]此外，条状的第一撑持部或第二撑持部制作上较为简单，可进而降低制作成本。而对于分段状的第一撑持部或第二撑持部来说，若有外来导体同时接触其中一段的第一撑持部(或第二撑持部)和第一金属线(或第二金属线)而产生电性连接时，通过分段状的设计可降低另一外来导体也同时接触第一撑持部(或第二撑持部)和另一第一金属线(或第二金属线)，而造成两第一金属线(或第二金属线)彼此电性连接而短路的情形。
[0049]图9为本发明主动元件阵列衬底于第二实施例的又一变化下的剖面图。
[0050]请参阅图9。基于图8的特征下，第二实施例的又一变化中，电路堆叠结构300还包含多个分隔配置的第三撑持部740。这些第三撑持部740不分第一区域A与第二区域B，而分隔地排列于该第二绝缘层620上。更具体地，这些第三撑持部740呈直线状或分段状，彼此平行地排列于第二绝缘层620上，且被各第二金属线510以及第二撑持部721所包覆，即部分的这些第三撑持部740内嵌于各第二金属线510内，另部分的这些第三撑持部740内嵌于各第二撑持部721内。
[0051]如此，通过第三撑持部740作基础，形成后的第二金属线510与保护层801皆于各第一区域A的顶面形成相对的凸起状，以及形成后的第二撑持部721与保护层801皆于各第二区域B的顶面形成相对的凸起状，使得保护层801的顶面形成多个相互分隔的凸部821。这些凸部821皆分布于保护层801的第一区域A与第二区域B内，分别对齐这些第三撑持部740，且这些凸部821的顶面皆大致齐平。
[0052]如此，由于保护层的顶面形成凹凸不平表面，故，更可缩小了前述已知结构中隆起部与凹陷部彼此存在的摩擦度不一致的差异，因而更可借此降低遭受硬物划过所产生的摩?祭力，保护线路减少刮伤风险，以提尚合格率。
[0053]须了解到，在此实施例的变化中，各第一撑持部、第二撑持部的材质可为导电金属或非金属，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tinoxide, ITO)、或氧化铟镓锌(indium gallium zinc oxide, IGZO)等半导体材料，各第三撑持部的材质可为半导体材料，如非晶娃、铟锌氧化物(indium zinc oxide, IZO)、铟锡氧化物(indium tin oxide, ITO)、或氧化铟嫁锌(indium gallium zinc oxide, IGZO)等，然而，本发明不仅限于此。各第一撑持部的厚度(或高度)与各第一金属线的厚度(或高度)相同，各第二撑持部的厚度(或高度)与各第二金属线的厚度(或高度)相同，然而，本发明不仅限于此。所有第三撑持部的厚度(或高度)彼此相同，然而，本发明不仅限于此。各第一撑持部、第二撑持部为一伪金属线图案(Dummy pattern)，可呈条状(如图3A所示)或分段状(如图3B所示)，其长度小于各第一金属线、第二金属线从驱动芯片延伸至可挠式电路板接垫区的长度，以确保第一撑持部、第二撑持部的两端不致导接可挠式电路板接垫区与驱动芯片，然而，本发明不仅限于此。
[0054]综上所述，由于本发明可实现极小化前述已知结构中过渡线路区上的隆起部与凹陷部彼此存在的差异，使其借此降低遭受硬物划过所产生的摩擦力，有助降低其内线路遭受破坏的风险，进而提高合格率、避免制造或维修成本的增加。另外，在一些实施例中，通过分段状的第一撑持部的设计，若有外来导体同时接触其中一段的第一撑持部和第一金属线而产生电性连接时，可降低另一外来导体也同时接触第一撑持部和另一第一金属线，而造成两第一金属线彼此电性连接而短路的情形。
[0055]本发明所揭露如上的各实施例中，并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。
【主权项】
1.一种电路堆叠结构，其特征在于，配置于一主动元件阵列衬底上，具有交替排列的第一区域与第二区域，所述电路堆叠结构包含: 一第一导线层，叠设于所述主动元件阵列衬底的一玻璃衬底上，包含多个分隔配置的第一金属线，每一所述第一金属线与一所述第一区域的区域范围相符，任二相邻的所述第一金属线间的间隙的区域范围与一所述第二区域的区域范围相符； 多个第一撑持部，分别位于所述第二区域内，并呈分段状，且与所述多个第一金属线电性绝缘；以及 一保护层，覆盖于所述第一导线层与所述多个第一撑持部上，其中至少通过所述多个第一撑持部的支撑，以致于所述保护层位于所述第一区域的顶面与所述保护层位于所述第二区域的顶面齐平。2.根据权利要求1所述的电路堆叠结构，其特征在于，每一所述第一撑持部与每一所述第一金属线共处同层平面。3.根据权利要求1所述的电路堆叠结构，其特征在于，还包含: 一第一绝缘层，位于所述第一导线层与所述玻璃衬底之间， 其中所述保护层于所述第二区域内接触所述第一绝缘层，并阻绝每一所述第一撑持部与其二相邻的所述第一金属线的实体接触。4.根据权利要求1所述的电路堆叠结构，其特征在于，还包含: 一第二绝缘层，位于所述第一导线层与所述保护层之间， 其中所述第二绝缘层于所述第二区域内接触所述玻璃衬底，并阻绝每一所述第一撑持部与其二相邻的所述第一金属线的实体接触。5.根据权利要求4所述的电路堆叠结构，其特征在于，还包含: 一第二导线层，位于所述第二绝缘层与所述保护层之间，包含多个分隔配置的第二金属线，每一所述第二金属线与一所述第一区域的区域范围相符，任二相邻的所述第二金属线间的间隙的区域范围与一所述第二区域的区域范围相符；以及 多个第二撑持部，配置于该所述第二绝缘层与该所述保护层之间以及位于所述第二区域内，且与所述多个第二金属线电性绝缘。6.根据权利要求5所述的电路堆叠结构，其特征在于，还包含: 多个第三撑持部，分隔地排列于所述第二绝缘层上，位于所述第一区域与第二区域内，且分别内嵌于所述多个第二金属线与所述多个第二撑持部内。7.根据权利要求5所述的电路堆叠结构，其特征在于，所述保护层的顶面包含多个相互分隔的凹口， 所述第二绝缘层仅于每一所述第一区域中包含多个分隔排列的贯穿口，其中每一所述第二金属线填入所述多个贯穿口并于所述多个贯穿口内接触所述第一金属线。8.根据权利要求1所述的电路堆叠结构，其特征在于，每一所述第一撑持部与每一所述第一金属线不共处同层平面。9.根据权利要求8所述的电路堆叠结构，其特征在于，每一所述第一撑持部位于所述玻璃衬底上；以及 所述电路堆叠结构还包含: 一第一绝缘层，于每一所述第一区域内位于所述第一导线层与所述玻璃衬底之间、于每一所述第二区域内位于每一所述第一撑持部与所述保护层之间，并阻绝每一所述第一撑持部与其二相邻的所述第一金属线的实体接触。10.根据权利要求8所述的电路堆叠结构，其特征在于，每一所述第一金属线位于所述玻璃衬底上；以及 所述电路堆叠结构还包含: 一第二绝缘层，于每一所述第一区域内位于所述第一导线层与所述保护层之间、于每一所述第二区域内位于所述玻璃衬底与所述第一撑持部之间，并阻绝每一所述第一撑持部与其二相邻的所述第一金属线的实体接触。11.根据权利要求10所述的电路堆叠结构，其特征在于，还包含: 多个第五撑持部，呈直线状或分段状，位于所述第一区域中，彼此平行且分隔地排列于所述第二绝缘层上，且内嵌于所述保护层内。12.根据权利要求1所述的电路堆叠结构，其特征在于，所述多个第一撑持部的材质为非晶娃、或氧化铟嫁锌(indium gallium zinc oxide，IGZO)。
【文档编号】G09G3/20GK105845064SQ201510018804
【公开日】2016年8月10日
【申请日】2015年1月14日
【发明人】吴健豪, 李懿庭
【申请人】南京瀚宇彩欣科技有限责任公司, 瀚宇彩晶股份有限公司