集成电路装置及电子设备的制作方法

专利名称：集成电路装置及电子设备的制作方法
技术领域：
本发明涉及一种集成电路装置和电子设备。
背景技术：
近年来，随着电子设备的普及，需要增加组装在电子设备上的显示面板的高分辨率。并且，也要求驱动显示面板的驱动电路高性能化。但是，在组装高性能的驱动电路中，需要多种电路，与显示面板的高分辨率成比例地，其电路规模和电路的复杂度呈增加的趋势。因此，难以维持高性能或伴随更高性能的组装的驱动电路的芯片面积的缩小化，影响制造成本的降低。
此外，即使在小型电子设备中，也组装高分辨率的显示面板，要求其驱动电路高性能化。但是，在小型电子设备中，由于其空间的原因，不能将电路规模扩大太多。因此，难以同时达到芯片面积的缩小和高性能的组装，难以降低制造成本或达到更高性能的组装。
在日本特开2001-222276号公报中，披露了RAM内置液晶显示驱动器，但没有提及液晶显示驱动器的小型化。

发明内容
鉴于上述的技术问题，本发明的目的在于，提供一种灵活地进行电路的配置、并可以进行效率高的布局的集成电路装置以及组装该集成电路的电子设备。
本发明涉及一种集成电路装置，其包括RAM块，其包括多条字线、多条位线、多个存储单元、以及数据读出控制电路；以及数据线驱动块，其根据从上述RAM块提供的数据对显示面板的多个数据线组进行驱动，上述数据读出控制电路将对应于上述多个数据线组的各条数据线的像素的数据从上述RAM块分成N(N为大于等于2的整数)次读出，上述数据线驱动块包括第一～第N分割数据线驱动块，它们分别驱动上述多个数据线组中的不同的数据线组，上述第一～第N分割数据线驱动块的各个沿着上述多条位线延伸的第一方向配置。
由于可以将储存在存储单元中的数据在一个水平扫描期间分为N次读出，因而可以获得显示存储器的布置自由度。即，在像现有技术那样在一个水平扫描期间从显示存储器只读出一次数据的情况下，存在这样一种限制，即，连接在一条字线上的存储单元数要与对应于显示面板的全部数据线的像素的灰阶位数相同，失去了布置的自由度。在本发明中，由于在一个水平扫描期间读出N次，因而例如可以将连接在一条字线上的存储单元数成为1/N。因此，根据读出次数N的设定，可以改变存储单元的纵横比等。
此外，根据本发明，由于数据线驱动块包括沿着第一方向配置的N个分割数据线驱动块，因而也可以灵活地进行数据线驱动块的布置。如果显示面板的分辨率增加，数据线的数量也相应地增加。与此相对，在本发明中，由于可以由N个分割数据线驱动块构成数据线驱动块，因而在驱动高分辨率的显示面板时，也可以将数据线驱动块有效地布置在集成电路装置中，因此，可以缩小集成电路装置的芯片面积。即，发挥降低成本的效果。此外，由于可以使数据线驱动块的宽度与RAM块的宽度中的字线延伸的方向的宽度相匹配，因而可以将数据线驱动块和RAM块有效地布置在集成电路装置中，可以降低成本。
此外，在本发明中，上述数据读出控制电路包括字线控制电路，上述字线控制电路在上述一个水平扫描期间，从上述多条字线中选择互不相同的N条字线，并且，在垂直扫描驱动上述显示面板的一个垂直扫描期间，可以进行对相同的字线不进行多次选择的控制。
在一个水平扫描期间内读出N次的控制可以有多种，但根据上述的控制，连接在一条字线上的存储器数成为1/N。如果这样在一个水平扫描期间选择N条字线，就可以读出对应于显示面板的全部数据线的像素的灰阶位数的数据。
此外，在本发明中，向所述第一～第N分割数据线驱动器提供第一～第N锁存信号，上述第一～第N分割数据线驱动器根据上述第一～第N锁存信号，锁存从上述RAM块提供的数据。
根据本发明，由于第一～第N分割数据线驱动器可以根据第一～第N锁存信号锁存从RAM块提供的数据，因而可以将从RAM块分为N次读出的数据区分锁存在N个分割数据线驱动块中。由此，数据线驱动块可以根据从RAM块提供的数据驱动多个数据线组。
此外，在本发明中，在上述一个水平扫描期间从上述RAM块进行了第K(1≤K≤N，K为整数)次读出时，通过所述第K锁存信号被设定为激活，根据上述第K次读出从上述RAM块提供的数据被锁存在上述第K分割数据线驱动块中。
由此，对应于一个水平扫描期间中的N次读出，可以将根据第K次读出从RAM块提供的数据锁存在第K分割数据线驱动块中。
此外，在本发明中，上述RAM块包括根据一次读出输出M(M为大于等于2的整数)位数据的读出放大器电路，在上述RAM块中沿着上述多条字线延伸的第二方向排列至少M个存储单元，根据一次读出向上述读出放大器电路提供M位数据。
由此，RAM块可以使沿着字线延伸的第二方向排列的存储单元的数量成为M个，可以通过读出放大器电路输出根据一次读出从M个存储单元输出的M位数据。
此外，在本发明中，所述第一～第N分割数据线驱动器的各个根据从上述RAM块提供的M位数据驱动上述数据线组，在对应于数据线的像素的色深(灰阶度)为G位的情况下，上述第一～第N分割数据线驱动器的各个驱动(M/G)条数据线。
由此，数据线驱动块可以驱动(N×M/G)条数据线。
此外，在本发明中，上述第一～第N分割数据线驱动器的各个根据从所述RAM块提供的M位数据驱动所述数据线组，在对应于数据线的像素的色深为G位的情况下，上述第一～第N分割数据线驱动器的各个包括(M/G)个数据线驱动单元，上述(M/G)个数据线驱动单元的各个驱动一条数据线。
由此，各个数据线驱动单元由于可以接受G位数据，因而可以根据色深G位驱动一条数据线。
此外，在本发明中，在上述显示面板为彩色显示时，(M/G)为3的倍数，上述(M/G)个数据线驱动单元由驱动对应于R用像素的数据线的(M/3G)个R用数据线驱动单元、驱动对应于G用像素的数据线的(M/3G)个G用数据线驱动单元、以及驱动对应于B用像素的数据线的(M/G3)个B用数据线驱动单元构成，上述(M/G)个数据线驱动单元的各个可以沿着上述第二方向以上述R用数据线驱动单元、上述G用数据线驱动单元、上述B用数据线驱动单元互相交叉的方式排列。
由此，由于可以将各个数据线驱动单元沿着第二方向配置，因而即使沿着第一方向配置各个分割数据线驱动器，也可以有效地布置数据线驱动块。
此外，在本发明中，在上述显示面板为彩色显示时，(M/G)为3的倍数，上述第一～第N分割数据线驱动器的(1/3)个由驱动对应于R用像素的数据线的(M/G)个R用数据线驱动单元构成，上述第一～第N分割数据线驱动器的其他(1/3)个由驱动对应于G用像素的数据线的(M/G)个G用数据线驱动单元构成，上述第一～第N分割数据线驱动器的另外其他(1/3)个由驱动对应于B用像素的数据线的(M/G)个B用数据线驱动单元构成。
根据本发明，数据线驱动块例如可以先锁存对应于R用像素的数据，然后锁存对应于G用像素的数据，并锁存对应于B用像素的数据。由此，在数据锁存之后数据线驱动块驱动数据线的情况下，首先R用像素的数据线全部被驱动，之后G用像素、B用像素的数据线被驱动。即，在因高分辨率显示而一个水平扫描期间短的情况下，也由于不产生暂时不被驱动的连续的数据线，因而可以防止画质的下降。
此外，在本发明中，所述第一～第N分割数据线驱动器的各个包括细分割各个分割数据线驱动器的第一～第S(S为大于等于2的整数)细分割数据线驱动器，在对应于数据线的像素的色深为G位的情况下，上述第一～第S细分割数据线驱动器的各个包括[M/(G×S)]个数据线驱动单元，它们分别驱动一条数据线，所述第一～第S细分割数据线驱动器的各个沿着所述第一方向配置。
由此，由于灵活地布置各个分割数据线驱动器，因而可以将数据线驱动块有效地布置在集成电路装置中。
此外，在本发明中，向上述第一～第S细分割数据线驱动器的各个提供上述第一～第N锁存信号中的相同的锁存信号。
由此，不会使控制变复杂，就可以沿着第一方向配置各个细分割数据线驱动器。
此外，在本发明中，上述第一～第N分割数据线驱动器的各个包括细分割各个分割数据线驱动器的第一～第三细分割数据线驱动器，上述第一细分割数据线驱动器包括(M/3G)个上述R用数据线驱动单元，上述第二细分割数据线驱动器包括(M/3G)个上述G用数据线驱动单元，上述第三细分割数据线驱动器包括(M/3G)个所述B用数据线驱动单元，上述第一～第S细分割数据线驱动器的各个沿着上述第一方向排列。
由此，即使不使一个水平扫描期间内的读出次数N成为3的倍数，也可以分为每个R、G、B色沿着第二方向配置驱动单元。
此外，在本发明中，上述多条字线以与设置在上述显示面板上的上述多条数据线延伸的方向平行的方式形成。
由此，与字线垂直形成在数据线上的情况相比，在本发明所涉及的集成电路装置中，不用设置特殊的电路，就可以缩短字线。例如，在本发明中，在从主机侧进行写入控制的时候，选择多个RAM块的任一个，可以对被选择的RAM块的字线进行控制。被控制的字线的长度，由于如上所述地可以设定得短，因而，在本发明所涉及的集成电路装置，可以降低从主机侧进行写入控制时的消耗电力。
此外，本发明涉及上述的集成电路装置、以及显示面板。
此外，在本发明中，所述集成电路装置可以被安装在形成所述显示面板的衬底上。


图1(A)和图1(B)是示出本实施形式所涉及的集成电路装置的图；图2(A)是示出本实施形式所涉及的比较例的一部分的图，在图2(B)是示出本实施形式所涉及的集成电路装置的一部分的图；图3(A)和图3(B)是示出本实施形式所涉及的集成电路装置的构成例的图；图4是本实施形式所涉及的显示存储器的构成例；图5是本实施形式所涉及的集成电路装置的剖面图；图6(A)和图6(B)是示出数据线驱动器的构成例的图；图7是本实施形式所涉及的数据线驱动单元的构成例；图8是示出本实施形式所涉及的比较例的图；图9(A)～图9(D)是用于说明本实施形式的RAM块的效果的图；
图10是示出本实施形式所涉及的RAM块的各个关系的图；图11(A)和图11(B)是用于说明RAM块的数据读出的图；图12是用于说明本实施形式所涉及的分割数据线驱动块的数据锁存的图；图13是示出本实施形式所涉及的数据线驱动单元和读出放大器单元的关系的图；图14是本实施形式所涉及的分割数据线驱动块的其他构成例；图15(A)和图15(B)是用于说明储存在RAM块中的数据的排列的图；图16是本实施形式所涉及的分割数据线驱动块的其他构成例；图17(A)～图17(C)是示出本实施形式所涉及的存储器单元的构成的图；图18是示出图17(B)的横式单元和读出放大器单元之间的关系的图；图19是示出使用图17(B)所示的横式单元的存储器单元阵列和读出放大器之间的关系的图；图20是示出如图3(A)所示在两个RAM邻接的例子中的存储器单元阵列和其外围电路的框图；图21(A)是示出本实施形式所涉及的读出放大器单元和纵式存储器单元的关系的图，图21(B)是示出本实施形式所涉及的选择型读出放大器SSA的图；
图22是本实施形式所涉及的分割数据线驱动块和选择型读出放大器的图；图23是本实施形式所涉及的存储器单元的排列例；图24(A)和图24(B)是示出本实施形式所涉及的集成电路装置的动作的时序图；图25是本实施形式所涉及的储存在RAM块中的数据的其他排列例；图26(A)和图26(B)是示出本实施形式所涉及的集成电路装置的其他动作的时序图；图27是本实施形式所涉及的储存在RAM块中的数据的其他排列例；图28是示出本实施形式所涉及的变形例的图；图29是用于说明本实施形式所涉及的变形例的动作的时序图；图30是本实施形式所涉及的储存在变形例的RAM块中的数据的排列例；图31是用于说明在本实施形式中使用的被分割为4个部分且旋转90度、在一个水平扫描期间读出2次用的RAM块的图；图32是示出RAM以及源极驱动器的块分割的图；图33是根据图32被分割为11个部分的RAM内置数据驱动块的概要说明图；
图34是用于说明在存储器单元阵列中根据多条位线的排列的数据排列顺序和来自存储器输出电路的数据输出排列顺序不同的状态的图；图35是示出RAM内置数据驱动块的存储器输出电路的图；图36是图34所示的读出放大器和缓冲器的电路图；图37是示出图33所示的替换排列布线区域的详细的图；图38是示出与图35不同的存储器输出电路的图；图39是示出与图35和图38不同的存储器输出电路的图；图40是用于说明图39所示的第一开关的图；图41是示出数据驱动器、驱动器单元的配置例的图；图42是示出子像素驱动器单元的配置例的图；图43是示出读出放大器、存储器单元的配置例的图；图44(A)和图44(B)是示出包括本实施形式的集成电路装置的电子设备的图；以及图45是本实施例涉及的数据驱动块的效果说明图。
具体实施例方式
下面，参照附图对本发明的一个实施形式进行说明。在下面说明的实施形式不是对于记载在权利要求中的内容的不当限定。此外，下面说明的所有构成并不都是本发明的必要构成要件。并且，下面的图中的相同符号表示相同的意思。
1.显示驱动器图1(A)示出了安装有显示驱动器20(广义上为集成电路装置)的显示面板10。在本实施形式中，可以将显示驱动器20或安装有显示驱动器20的显示面板10搭载在小型电子设备(未图示)中。小型电子设备例如有手机、PDA(个人数字助理)、以及具有显示面板的数字音乐播放器等。显示面板10例如在玻璃基板上形成多个显示像素。对应于该显示像素，在显示面板10上形成在Y方向上延伸的多条数据线(未图示)以及在X方向上延伸的扫描线(未图示)。形成在本实施形式的显示面板10上的显示像素是液晶元件，但并不限定于此，也可以是EL(Electro-Luminescence)元件等发光元件。另外，显示像素可以是伴随晶体管等的有源型，也可以是不伴随晶体管等的无源型。例如，在显示区域12中适用有源型的情况下，液晶像素可以是非晶硅TFT，也可以是低温多晶硅TFT。
显示面板10具有显示区域12，该显示区域12例如在X方向上具有PX个像素、在Y方向上具有PY个像素。例如，在显示面板10对应于QVGA显示的情况下，成为PX＝240、PY＝320，显示区域12由240×320像素表示。并且，显示面板10的X方向的像素数PX，在黑白显示的情况下与数据线的条数一致。在此，彩色显示的情况下，R用子像素、G用子像素、B用子像素共三个子像素合起来构成一个像素。从而，在彩色显示的情况下，数据线的条数成为(3×PX)条。因此，在彩色显示的情况下，“对应于数据线的像素数”指的是“X方向的子像素数”。各个子像素根据灰阶来确定其位数，例如在将3个子像素的灰阶值分别作为G位时，一个像素的灰阶值＝3G。在各个子像素表现出64灰阶(6位)的情况下，一个像素的数据量成为6×3＝18位。
并且，像素数PX和PY，例如可以是PX＞PY，也可以是PX＜PY，也可以是PX＝PY。
显示驱动器20的尺寸被设定为，X方向的长度为CX，Y方向的长度为CY。并且，长度为CX的显示驱动器20的长边IL与显示区域12的显示驱动器20侧的一边PL1平行。即，显示驱动器20以其长边IL与显示区域12的一边PL1平行的方式被安装在显示面板10中。
图1(B)是示出显示驱动器20的尺寸的图。长度为CY的显示驱动器20的短边IS和显示驱动器20的长边IL的比例如被设定为1∶10。即，在显示驱动器20中，其短边IS相对于其长边IL被设定为非常短。通过这样形成为细长的形状，可以将显示驱动器20的Y方向的芯片尺寸缩小至极限。
而且，上述的比1∶10是一个例子，并不限定于此。例如也可以是1∶11，也可以是1∶9。
并且，在图1(A)中示出了显示区域12的X方向的长度LX和Y方向的长度LY，但显示区域12的纵横尺寸比并不限定于图1(A)。在显示区域12中，例如长度LY也可以被设定为比长度LX短。
此外，根据图1(A)，显示区域12的X方向的长度LX与显示驱动器20的X方向的长度CX相同。并不特别限定于图1(A)，但优选如上所述地设定为长度LX与长度CX相同。作为其原因，示出了图2(A)。
在图2(A)中示出的显示驱动器22，X方向的长度被设定为CX2。由于该长度CX2比显示区域12的一边PL1的长度LX短，因而如图2(A)所示，不能将连接显示驱动器22和显示区域12的多条布线在Y方向上平行设置。因此，必须有裕度地设置显示驱动器22和显示区域12之间的距离DY2。这使显示面板10的玻璃基板的尺寸浪费，从而妨碍成本的降低。并且，在更小型的电子设备中搭载显示面板10的情况下，显示区域12之外的部分变大，也妨碍电子设备的小型化。
与此相对，如图2(B)所示，本实施形式的显示驱动器20，由于以其长边IL的长度CX与显示区域12的一边PL1的长度LX一致的方式形成，因而可以将显示驱动器20和显示区域12之间的多条布线在Y方向上平行设置。由此，可以使显示驱动器20和显示区域12之间的距离DY比图2(A)的情况短。并且，由于显示驱动器20的Y方向的长度IS短，因而显示面板10的玻璃基板的Y方向的尺寸变小，有利于电子设备的小型化。
而且，在本实施形式中，以显示驱动器20的长边IL的长度CX与显示区域12的一边PL1的长度LX一致的方式形成，但并不限定于此。
如上所述，通过将显示驱动器20的长边IL与显示区域12的一边PL1的长度LX相匹配，并使短边IS变短，在可以缩小芯片尺寸的同时，也可以缩短距离DY。因此，可以降低显示驱动器20的制造成本以及显示面板10的制造成本。
图3(A)和图3(B)是示出本实施形式的显示驱动器20的布局构成例的图。如图3(A)所示，在显示驱动器20中，沿着X方向配置有数据线驱动器100(广义上为数据线驱动块)；RAM 200(广义上为集成电路装置或RAM块)；扫描线驱动器230；G/A电路240(门阵列电路，广义上为自动布线电路)；灰阶电压生成电路250；以及电源电路260。这些电路以纳入在显示驱动器20的块宽度ICY中的方式配置。并且，以夹这些电路的方式在显示驱动器20中设置输出PAD 270和输入输出PAD 280。输出PAD 270和输入输出PAD 280沿着X方向形成，输出PAD 270设置在显示区域12侧。并且，在输入输出PAD 280中，例如连接有用于提供来自主机(例如MPU、BBE(Base-Band-Engine基带引擎)、MGE、CPU等)的控制信息的信号线或电源供给线等。
并且，显示面板10的多个数据线被分割成多个块(例如四个)，一个数据线驱动器100驱动相当于一个块的数据线。
通过如上所述地设置块宽度ICY、并以纳入在其中的方式配置各个电路，可以灵活地应对用户的需要。具体地说，如果成为驱动对象的显示面板10的X方向的像素数PX改变，则由于驱动像素的数据线的数量也改变，因而必须与此相匹配地设计数据线驱动器100和RAM 200。此外，在低温多晶硅(LTPS)TFT面板用显示驱动器中，由于可以将扫描线驱动器230形成在玻璃基板上，因而也有将扫描线驱动器230不内置于显示驱动器20中的情况。
在本实施形式中，通过只改变数据线驱动器100和RAM 200，或只拆卸扫描线驱动器230，就可以设计显示驱动器20。因此，由于可以有效利用原有的布局，并可以节省从开始重新设计的工夫，因而可以降低设计成本。
此外，在图3(A)中，以两个RAM 200相邻接的方式配置。由此，可以共用在RAM 200中使用的一部分电路，可以缩小RAM200的面积。对于详细的作用效果，在后面描述。此外，在本实施形式中，并不限定于图3(A)的显示驱动器20。例如，如图3(B)所示的显示驱动器24那样，也可以以数据线驱动器100和RAM 200邻接、而两个RAM 200不邻接的方式配置。
此外，在图3(A)和图3(B)中，作为一例，分别设置有四个数据线驱动器100和RAM 200。通过在显示驱动器20中设置四个数据线驱动器100和4个RAM 200(4BANK)，可以将在一个水平扫描期间(例如称为1H期间)被驱动的数据线的数量分割为四份。例如，在像素数PX为240的情况下，如果考虑到R用子像素、G用子像素、B用子像素，就必须在1H期间驱动例如720条数据线。在本实施形式中，各个数据线驱动器100只要驱动该数的四分之一即180条数据线就可以。也可以通过增加BANK数来减少各个数据线驱动器100驱动的数据线的条数。将BANK数定义为设置在显示驱动器20内的RAM 200的数量。此外，将各个RAM 200加起来的总存储区域定义为显示存储器的存储区域，显示存储器至少可以储存用于显示相当于显示面板10的一个画面的图像的数据。
图4是对安装了显示驱动器20的显示面板10的一部分进行放大的图。显示区域12通过多条布线DQL与显示驱动器20的输出PAD 270相连接。该布线可以是设置在玻璃基板上的布线，也可以是形成在柔性基板等上并连接输出PAD 270和显示区域12的布线。
RAM 200的Y方向的长度被设定为RY。在本实施形式中，该长度RY被设定为与图3(A)的块宽度ICY相同，但并不限定于此。例如，长度RY也可以被设定为小于等于块宽度ICY。
在长度被设定为RY的RAM 200中，设置有多条字线WL和控制该多条字线WL的字线控制电路220。此外，在RAM 200中，设置有多条位线BL、多个存储器单元MC、以及控制它们的控制电路(未图示)。RAM 200的位线BL以与X方向(也称为位线方向)平行的方式设置。即，位线BL以与显示区域12的一边PL1平行的方式设置。此外，RAM 200的字线WL以与Y方向(也称为字线方向)平行的方式设置。即，字线WL以与多条布线DQL平行的方式设置。
RAM 200的存储器单元MC根据字线WL的控制进行读出，该被读出的数据被提供给数据线驱动器100。即，如果字线WL被选择，储存在沿着Y方向排列的多个存储器单元MC中的数据就被提供给数据线驱动器100。
图5是示出图3(A)的A-A剖面的剖面图。A-A剖面是排列RAM 200的存储器单元MC的区域的剖面。在形成RAM 200的区域，例如设置有五层的金属布线层。在图5中，例如示出了第一金属布线层ALA、其上层的第二金属布线层ALB、再上层的第三金属布线层ALC、第四金属布线层ALD、以及第五金属布线层ALE。在第五金属布线层ALE上，例如形成有从灰阶电压生成电路250提供灰阶电压的灰阶电压用布线292。此外，在第五金属布线层ALE上，形成有用于提供从电源电路260提供的电压或从外部经过输入输出PAD 280提供的电压等的电源用布线294。本实施形式的RAM200例如可以不使用第五金属布线层ALE而形成。因此，如上所述，可以在第五金属布线层ALE上形成各种布线。
此外，在第四金属布线层ALD上形成有屏蔽层290。由此，即使在RAM 200的存储器单元MC的上层的第五金属布线层ALE上形成各种布线，也可以缓和给RAM 200的存储器单元MC带来的影响。并且，在形成有字线控制电路220等的RAM 200的控制电路的区域的第四金属布线层ALD上，也可以形成有用于控制这些电路的信号布线。
形成在第三金属布线层ALC上的布线296，例如用于位线BL或电压VSS用布线。此外，形成在第二金属布线层ALB上的布线298，例如可以用于字线WL或电压VDD用布线。此外，形成在第一金属布线层ALA上的布线299，例如可以用于与形成在RAM 200的半导体层上的各个节点的连接。
而且，也可以对上述的构成进行变更，在第三金属布线层ALC上形成字线用布线，在第二金属布线层ALB上形成位线用布线。
由于可以如上所述地在RAM 200的第五金属布线层ALE上形成各种布线，因而可以如图3(A)或3(B)所示地沿着X方向排列多种电路块。
2.数据线驱动器2.1数据线驱动器的构成图6(A)是示出数据线驱动器100的图。数据线驱动器100包括输出电路104、DAC 120、以及锁存电路130。DAC 120根据被锁存在锁存电路130中的数据将灰阶电压提供给输出电路104。在锁存电路130中例如储存有从RAM 200提供的数据。例如在梯度被设定为G位的情况下，在各个锁存电路130中储存有G位的数据。根据梯度生成多种灰阶电压，并从灰阶电压生成电路250提供给数据线驱动器100。例如，提供给数据线驱动器100的多个灰阶电压被提供给各个DAC 120。各个DAC 120根据被锁存在锁存电路130中的G位的数据，从灰阶电压生成电路250提供的多种灰阶电压中选择对应的灰阶电压，并输出至输出电路104。
输出电路104例如由运算放大器(广义上为运算放大器)构成，但并不限定于此。如图6(B)所示，也可以取代输出电路104将输出电路102设置在数据线驱动器100中。此时，在灰阶电压生成电路250中设置有多个运算放大器。
图7是示出设置在数据线驱动器100中的多个数据线驱动单元110的图。各个数据线驱动器100驱动多条数据线，数据线驱动单元110驱动多条数据线中的一条。例如，数据线驱动单元110驱动构成一个像素的R用子像素、G用子像素、以及B用子像素中的任一个。即，在X方向的像素数PX为240的情况下，在显示驱动器20中，设置有共计240×3＝720个数据线驱动单元110。并且，此时在各个数据线驱动器100中，例如在4BANK构成的情况下，设置有180个数据线驱动单元110。
数据线驱动单元110例如包括输出电路140、DAC 120、以及锁存电路130，但并不限定于此。例如，输出电路140也可以设置在外部。并且，输出电路140可以是图6A的输出电路104，也可以是图6B的输出电路102。
例如，在分别表示R用子像素、G用子像素、以及B用子像素的梯度的灰阶数据被设定为G位的情况下，从RAM 200向数据线驱动单元110提供G位的数据。锁存电路130锁存G位的数据。DAC 120根据锁存电路130的输出将灰阶电压通过输出电路140输出。由此，可以驱动设置在显示面板10上的数据线。
2.2一个水平扫描期间的多次读出图8示出了本实施形式所涉及的比较例的显示驱动器24。该显示驱动器24，以显示驱动器24的一边DLL与显示面板10的显示区域12侧的一边PL1对置的方式被安装。在显示驱动器24中，设置有RAM 205以及数据线驱动器105，它们的X方向的长度被设定为比Y方向的长度长。RAM 205以及数据线驱动器105的X方向的长度随着显示面板10的像素数PX增加而变长。在RAM 205中设置有多条字线WL以及位线BL。RAM 205的字线WL沿着X方向延伸形成，位线BL沿着Y方向延伸形成。即，字线WL被形成为比位线BL长得多。此外，位线BL由于沿着Y方向延伸形成，因而与显示面板10的数据线平行，并与显示面板10的一边PL1垂直相交。
该显示驱动器24在H期间只选择一次字线WL。并且，数据线驱动器105锁存根据字线WL的选择从RAM 205输出的数据，驱动多条数据线。在显示驱动器24中，如图8所示，由于字线WL比位线BL长得多，因而数据线驱动器100以及RAM 205的形状在X方向上变长，难以确保在显示驱动器24中配置其他电路的空间。因此，妨碍显示驱动器24的芯片面积的缩小。此外，由于也需要浪费有关其确保等的设计时间，因而妨碍设计成本的降低。
图8的RAM 205例如以图9(A)所示的方式布局。根据图9(A)，RAM 205被分割为两个部分，其中一个部分的X方向的长度例如为“12”，而Y方向的长度为“2”。因此，可以将RAM 205的面积表示为“48”。这些长度值是示出了表示RAM 205的大小的基础上的比率的一例，并不限定实际的大小。并且，图9(A)～图9(D)的符号241～244表示字线控制电路，符号206～209表示读出放大器。
与此相对，在本实施形式中，可以在将RAM 205分割为多个部分并旋转90度的状态下布局。例如，如图9(B)所示，可以在将RAM 205分割为四个部分并旋转90度的状态下布局。作为被分割为4个部分中的一个部分的RAM 205-1包括读出放大器207和字线控制电路242。此外，RAM 205-1的Y方向的长度为“6”，X方向的长度为“2”。从而，RAM 205-1的面积成为“12”，四个块的总面积成为“48”。但是，由于想要缩短显示驱动器20的Y方向的长度CY，因而图9(B)的状态并不理想。
因此，在本实施形式中，如图9(C)和图9(D)所示，通过在1H期间进行多次读出，可以缩短RAM 200的Y方向的长度RY。例如，在图9(C)中，示出了在1H期间进行两次读出的情况。此时，由于在1H期间选择两次字线WL，因而可以将例如排列在Y方向上的存储器单元MC的数量减半。由此，如图9(C)所示，可以使RAM 200的Y方向的长度成为“3”。与其相应地，RAM 200的X方向的长度成为“4”。即，RAM 200的总面积成为“48”，排列存储器单元MC的区域的面积与图9(A)的RAM 205相等。于是，由于可以将这些RAM 200以如图3(A)或图3(B)所示的方式自由地配置，因而可以非常灵活地布局，可以进行有效的布局。
而且，图9(D)示出了进行三次读出的情况的一例。此时，可以使图9(B)的RAM 205-1的Y方向的长度“6”成为三分之一。即，在想要使显示驱动器20的Y方向的长度CY更短的情况下，可以通过调整1H期间的读出次数来实现。
在如上所述的本实施形式中，可以将被块化的RAM 200设置在显示驱动器20中。在本实施形式中，例如可以将4BANK的RAM200设置在显示驱动器20中。此时，如图10所示，对应于各个RAM200的数据线驱动器100-1～100-4驱动对应的数据线DL。
具体地说，数据线驱动器100-1驱动数据线组DLS1，数据线驱动器100-2驱动数据线组DLS2，数据线驱动器100-3驱动数据线组DLS3，数据线驱动器100-4驱动数据线组DLS4。并且，各个数据线组DLS1～DLS4，是将设置在显示面板10的显示区域12上的多条数据线DL例如分割为四块中的一块。这样，对应于4BANK的RAM 200，设置四个数据线驱动器100-1～100-4，并驱动对应于各个驱动器的数据线，由此可以驱动显示面板10的多条数据线。
2.3数据线驱动器的分割结构图4所示的RAM 200的Y方向的长度RY，不仅依赖于排列在Y方向上的存储器单元MC的数量，而且还有依赖于数据线驱动器100的Y方向的长度的情况。
在本实施形式中，为了缩短图4的RAM 200的长度RY，将在一个水平扫描期间的多次读出例如二次读出作为前提，如图11(A)所示，数据线驱动器100形成为第一数据线驱动器100A(广义上为第一分割数据线驱动器)和第二数据线驱动器100B(广义上为第二分割数据线驱动器)的分割结构。图11(A)所示的M是根据一次字线选择从RAM 200读出的数据的位数。
并且，在各个数据线驱动器100A、100B中，如在图13、图14、图16、图22以及图28中后述，设置有多个数据线驱动单元110。具体地说，在数据线驱动器100A、100B中设置有(M/G)个数据线驱动单元110。此外，在对应于彩色显示的情况下，在各个数据线驱动器100A、100B中设置有〔M/(3G)〕个R用数据线驱动单元110、〔M/(3G)〕个G用数据线驱动单元110、以及〔M/(3G)〕个B用数据线驱动单元110。
例如，在像素数PX为240、像素的梯度为18位、RAM 200的BANK数为4BANK的情况下，在1H期间只读出一次时，必须从各个RAM 200输出240×18÷4＝1080位的数据。
但是，为了缩小显示驱动器100的芯片面积，需要缩短RAM200的长度RY。从而，如图11(A)所示，例如假设在1H期间读出两次，在X方向上分割为数据线驱动器100A和100B。由此，可以将M设定为1080÷2＝540，并可以使RAM 200的长度RY大致成为一半。
并且，数据线驱动器100A驱动显示面板10的数据线中的一部分数据线(数据线组)。此外，数据线驱动器100B驱动显示面板10的数据线中的除了数据线驱动器100A驱动的数据线之外的数据线的一部分。这样，各个数据线驱动器100A、100B分别驱动显示面板10的数据线。
具体地说，如图11(B)所示，在1H期间例如选择字线WL1和WL2。即，在1H期间选择两次字线。并且，在A1定时，使锁存信号SLA下降。该锁存信号SLA例如被提供给数据线驱动器100A。而且，数据线驱动器100A根据锁存信号SLA的例如下降沿锁存从RAM 200提供的M位的数据。
此外，在A2定时，使锁存信号SLB下降。该锁存信号SLB例如被提供给数据线驱动器100B。而且，数据线驱动器100B根据锁存信号SLB的例如下降沿锁存从RAM 200提供的M位的数据。
更具体地说，如图12所示，根据字线WL1的选择被储存在M个存储器单元组MCS1中的数据，通过读出放大器电路210被提供给数据线驱动器100A和100B。但是，由于对应于字线WL1的选择锁存信号SLA下降，因而被储存在M个存储器单元组MCS1中的数据被锁存在数据线驱动器100A中。
而且，根据字线WL2的选择被储存在M个存储器单元组MCS2中的数据，通过读出放大器电路210被提供给数据线驱动器100A和100B，但对应于字线WL2的选择，锁存信号SLB下降。因此，被储存在M个存储器单元组MCS2中的数据被锁存在数据线驱动器100B中。
这样，在将M设定为例如540位的情况下，由于在1H期间进行两次读出，因而在各个数据线驱动器100A、100B中，锁存M＝540位的数据。即，共1080位的数据被锁存在数据线驱动器100中，可以实现在上述的例中所需的在1H期间的1080位。而且，可以在1H期间内锁存所需的数据量，且可以使RAM 200的长度RY缩短为大致一半。由此，由于可以缩短显示驱动器20的块宽度ICY，因而可以降低显示驱动器20的制造成本。
在图11(A)和图11(B)中，作为一例示出了在1H期间进行两次读出的例子，但并不限定于此。例如，也可以在1H期间进行4次读出，也可以设定为更多次。例如在进行四次读出的情况下，可以将数据线驱动器100分割为四个部分，可以进一步缩短RAM200的长度RY。此时，如果以上述的内容为例，就可以设定为M＝270，在被分割为四个部分的数据线驱动器的各个部分中锁存270位的数据。即，在使RAM 200的长度RY成为大致四分之一的同时，可以实现在1H期间所需的1080位的供给。
此外，如图11(B)的A3和A4所示，可以根据数据线使能信号等(未图示)的控制使数据线驱动器100A和100B的输出上升，也可以在A1和A2所示的定时在各个数据线驱动器100A、100B进行锁存之后直接输出至数据线。此外，也可以在各个数据线驱动器100A、100B中再设置一个锁存电路，将根据在A1和A2锁存的数据的电压输出至下次的1H期间。由此，不必担心画质下降，就可以增加在1H期间进行读出的次数。
并且，在像素数PY为320(显示面板10的扫描线为320条)、且在1秒期间进行60帧显示的情况下，如图11(B)所示，1H期间大约为52μsec。算法是，1sec÷60帧÷32052μsec。与此相对，如图11(B)所示，字线的选择大约进行40nsec。即，由于在比1H期间短得多的期间进行多次字线选择(从RAM 200的数据读出)，因而不会出现显示面板10的画质劣化的问题。
此外，M值可以用下式获得。BNK表示BANK数，N表示在1H期间进行的读出次数，(像素数PX×3)表示对应于显示面板10的多个数据线的像素数(在本实施形式中为子像素数)，与数据线条数DLN一致。
数学式1M=PX×3×GBNK×N]]>并且，在本实施形式中，读出放大器电路210具有锁存功能，但并不限定于此。例如，读出放大器电路210也可以不具有锁存功能。
2.4数据线驱动器的细分割图13是用于在构成一个像素的各个子像素中作为一例R用子像素的RAM 200和数据线驱动器100的关系图。
例如，在各个子像素的灰阶的G位被设定为64灰阶的六位的情况下，从RAM 200向R用子像素的数据线驱动单元110A-R和110B-R提供六位数据。为了提供六位数据，在RAM 200的读出放大器电路210所包括的多个读出放大器单元211中，例如6个读出放大器单元211与各个数据线驱动单元110相对应。
例如，必须将数据线驱动单元110A-R的Y方向的长度SCY纳入到六个读出放大器单元211的Y方向的长度SAY中。同样地，必须将各个数据线驱动单元110的Y方向的长度纳入到六个读出放大器单元211的长度SAY中。在不能将长度SCY纳入到六个读出放大器单元211的长度SAY中的情况下，数据线驱动器100的Y方向的长度变得比RAM 200的长度RY长，成为布局效率低的状态。
RAM 200在工艺方面向微细化发展，读出放大器单元211的尺寸也小。另一方面，如图7所示，在数据线驱动单元110中设置有多个电路。特别是，DAC 120或锁存电路130的电路尺寸大，难以设计为小尺寸。并且，如果增加输入的位数，DAC 120或锁存电路130就会变大。即，存在难以将长度SCY纳入到六个读出放大器单元211的总长度SAY中的情况。
与此相对，在本实施形式中，可以将以1H内读出次数N分割的数据线驱动器100A、100B再分割为S(S为大于等于2的整数)个，并在X方向上进行叠加。图14示出了以在1H期间进行N＝2次读出的方式设定的RAM 200中，数据线驱动器100A和100B分别被分割为S＝2个部分而被叠加的构成例。并且，图14是对于被设定为两次读出的RAM 200的构成例，但并不限定于此。例如，在被设定为N＝4次读出的情况下，数据线驱动器在X方向上被分割为N×S＝4×2＝8个部分。
图13的各个数据线驱动器100A、100B，如图14所示，分别被分割为数据线驱动器100A1(广义上为第一细分割数据线驱动器)和100A2、数据线驱动器100B1(广义上为第二细分割数据线驱动器)和100B2(广义上为第三或第S细分割数据线驱动器)。并且，数据线驱动单元110A1-R等的Y方向的长度设定为SCY2。如图14所示，长度SCY2被设定为可纳入到排列G×2个读出放大器单元211的情况下的Y方向的长度SAY2中。即，在形成各个数据线驱动单元110时，与图13相比，在Y方向上所允许的长度变长，可以进行布局效率高的设计。
然后，对图14的构成的动作进行说明。例如，如果字线WL1被选择，共M位的数据就通过各个读出放大器块210-1、210-2、210-3、210-4等被提供给数据线驱动器100A1、100A2、100B1、100B2中的至少任一个。此时，例如，从读出放大器块210-1输出的G位的数据例如被提供给数据线驱动单元110A1-R和110B1-R(广义上都是R用数据线驱动单元)。并且，从读出放大器块210-2输出的G位的数据例如被提供给数据线驱动单元110A2-R和110B2-R(广义上都是R用数据线驱动单元)。此时，在各个细分割数据线驱动器100A1、100A2、100B1、100B2等中，设置有〔M/(G×S)〕个数据线驱动单元110。
此时，与图11(B)所示的时序图同样地，对应于字线WL1被选择的定时，锁存信号SLA(广义上为第一锁存信号)下降。并且，该锁存信号SLA被提供给包括数据线驱动单元110A1-R的数据线驱动器100A1以及包括数据线驱动单元110A2-R的数据线驱动器100A2。因此，根据字线WL1的选择从读出放大器块210-1输出的G位的数据(储存在存储器单元组MCS 11中的数据)，被锁存在数据线驱动单元110A1-R中。同样地，根据字线WL1的选择从读出放大器块210-2输出的G位的数据(储存在存储器单元组MCS 12中的数据)，被锁存在数据线驱动单元110A2-R中。
对于读出放大器块210-3、210-4也与上述相同，在数据线驱动单元110A1-G(广义上为G用数据线驱动单元)中，锁存被储存在存储器单元组MCS 13中的数据，在数据线驱动单元110A2-G(广义上为G用数据线驱动单元)中，锁存被储存在存储器单元组MCS14中的数据。
此外，在字线WL2被选择的情况下，对应于字线WL2被选择，锁存信号SLB(广义上为第N锁存信号)下降。并且，该锁存信号SLB被提供给包括数据线驱动单元110B1-R的数据线驱动器100B1以及包括数据线驱动单元110B2-R的数据线驱动器100B2。因此，根据字线WL2的选择从读出放大器块210-1输出的G位的数据(储存在存储器单元组MCS 21中的数据)，被锁存在数据线驱动单元110B1-R中。同样地，根据字线WL2的选择从读出放大器块210-2输出的G位的数据(储存在存储器单元组MCS 22中的数据)，被锁存在数据线驱动单元110B2-R中。
在字线WL2被选择的情况下，对于读出放大器块210-3、210-4也与上述相同，在数据线驱动单元110B1-G中，锁存被储存在存储器单元组MCS 23中的数据，在数据线驱动单元110B2-G中，锁存被储存在存储器单元组MCS 24中的数据。数据线驱动单元110A1-B是锁存B用子像素的数据的B用数据线驱动单元。
并且，各个数据线驱动器100A1、100A2等沿着Y方向(广义上为第二方向)排列有R用数据线驱动单元、G用数据线驱动单元、以及B用数据线驱动单元。
在图15(B)中示出在数据线驱动器100A、100B如上所述被分割的情况下，储存在RAM 200中的数据。如图15(B)所示，在RAM 200中，沿着Y方向以R用子像素数据、R用子像素数据、G用子像素数据、G用子像素数据、B用子像素数据、B用子像素数据...的顺序储存数据。另一方面，在图13所示的构成的情况下，如图15(A)所示，在RAM 200中，沿着Y方向以R用子像素数据、G用子像素数据、B用子像素数据、R用子像素数据…的顺序储存数据。
在图13中长度SAY表示在六个读出放大器单元211中，但并不限定于此。例如，在梯度为8位的情况下，长度SAY相当于八个读出放大器单元211的长度。
此外，在图14中作为一例示出了将各个数据线驱动器100A、100B分别分割为S＝2个部分的构成，但并不限定于此。例如也可以分割为S＝3个部分，也可以分割为S＝4个部分。并且，例如在将数据线驱动器100A分割为S＝3个部分的情况下，向被分割为三个部分的各个部分提供相同的锁存信号SLA就可以。此外，作为与1H期间内读出次数N相同的分割数S的变形例，在分割为S＝3个部分的情况下，可以将各个部分作为R用子像素数据、G用子像素数据、B用子像素数据的驱动器。图16示出了其构成。在图16中，示出了被分割为3个部分的数据线驱动器101A1(广义上为第一细分割数据线驱动器)、101A2(广义上为第二细分割数据线驱动器)、以及101A3。数据线驱动器101A1包括数据线驱动单元111A1(广义上为第三或第S细分割数据线驱动器)，数据线驱动器101A2包括数据线驱动单元111A2，数据线驱动器101A3包括数据线驱动单元111A3。
并且，对应于字线WL1的选择，锁存信号SLA下降。与上述同样地，锁存信号SLA被提供给各个数据线驱动器101A1、101A2、以及101A3。
这样，根据字线WL1的选择，被储存在存储器单元组MCS 11中的数据例如作为R用子像素数据被储存在数据线驱动单元111A1(广义上为R用数据线驱动单元)中。同样地，被储存在存储器单元组MCS 12中的数据例如作为G用子像素数据被储存在数据线驱动单元111A2(广义上为G用数据线驱动单元)中，被储存在存储器单元组MCS 13中的数据例如作为B用子像素数据被储存在数据线驱动单元111A3(广义上为B用数据线驱动单元)中。
因此，如图15(A)所示，可以将写入到RAM 200中的数据在Y方向以R用子像素数据、G用子像素数据、B用子像素数据的顺序排列。此时，也可以将各个数据线驱动器101A1、101A2、以及101A3再分割为S个部分。
3.RAM3.1存储器单元的构成各存储器单元MC例如可以由SRAM(Static-Random-Access-Memory，静态随机存取存储器)构成。图17(A)示出了存储器单元MC的电路的一例。此外，图17(B)和图17(C)示出了存储器单元MC的布局的一例。
图17(B)是横式单元的布局例，图17(C)是纵式单元的布局例。在此，如图17(B)所示，横式单元是在各个存储器单元MC内字线WL的长度MCY比位线BL、/BL的长度MCX长的单元。另一方面，如图17(C)所示，纵式单元是在各个存储器单元MC内位线BL、/BL的长度MCX比字线WL的长度MCY长的单元。并且，在图17(C)中，示出了在多晶硅层上形成的子字线SWL和在金属层上形成的主字线MWL，但将主字线MWL作为衬里使用。
图18示出了横式单元MC和读出放大器单元211之间的关系。图17(B)示出的横式单元MC，如图18所示，位线对BL、/BL沿着X方向排列。从而，横式单元MC的长边的长度MCY成为Y方向的长度。另一方面，读出放大器单元211在电路布局方面，如图18所示，也在Y方向需要预定的长度SAY3。由此，在横式单元的情况下，如图18所示，在一个读出放大器单元211上容易配置相当于一位的存储器单元MC(在X方向上PY个)。因此，如在上述式中说明，将在1H期间内从各个RAM 200读出的总位数作为M的情况下，如图19所示，在RAM 200的Y方向上排列M个存储器单元MC就可以。在图13～图16中，RAM 200在Y方向上具有M个存储器单元MC和M个读出放大器单元211的例子，可以适用于使用横式单元的情况。而且，在如图19所示的横式单元的情况下、并在1H期间两次选择不同的字线WL而进行读出的情况下，在RAM 200的X方向上排列的存储器单元MC的数量为像素数PY乘以读出次数(两次)。但是，由于横式存储器单元MC的X方向的长度MCX比较短，因而即使排列在X方向上的存储器单元MC的个数增加，RAM 200的X方向的尺寸也不会变大。
此外，使用横式单元的优点是增加RAM 200的Y方向的长度MCY的自由度。在横式单元的情况下，由于可以调整Y方向的长度，因而作为Y方向和X方向的各个长度的比率，可以准备2∶1或1.5∶1等单元布局。此时，在将排列在Y方向上的横式单元的个数例如作为100个的情况下，具有可以根据上述比率对RAM 200的Y方向的长度MCY进行各种设计的优点。与此相对，如果使用图17(C)所示的纵式单元，RAM 200的Y方向的长度MCY由读出放大器单元211的Y方向的个数所控制，自由度小。
3.2对应多个纵式单元的读出放大器的共用如图21(A)所示，读出放大器单元211的Y方向的长度SAY3比纵式存储器单元MC的长度MCY长很多。因此，在选择字线WL时，对于一个读出放大器单元211配置相当于1位的存储器单元MC的布局，效率低。
于是，如图21(B)所示，在选择字线WL时，对于一个读出放大器单元211配置相当于多位(例如2位)的存储器单元MC。由此，不用考虑读出放大器单元211的长度SAY3和存储器单元MC的长度MCY的差，可以有效地将存储器单元MC排列在RAM200中。
根据图21(B)，选择型读出放大器SSA包括读出放大器单元211、开关电路220、以及开关电路230。在选择型读出放大器SSA中，连接有例如两组位线对BL、/BL。
开关电路220根据选择信号COLA(广义上为读出放大器用选择信号)，将一组位线对BL、/BL连接在读出放大器单元211上。同样地，开关电路230根据选择信号COLB，将另一组位线对BL、/BL连接在读出放大器单元211上。并且，选择信号COLA、COLB的信号电平例如被互斥地控制。具体地说，在选择信号COLA被设定为使开关电路220设定为激活状态的信号的情况下，选择信号COLB被设定为使开关电路230设定为无源的信号。即，选择型读出放大器SSA在例如由2组位线对BL、/BL提供的2位(广义上为N位)的数据中选择任意一位的数据，输出对应的数据。
图22示出了设置有选择型读出放大器SSA的RAM 200。在图22中，作为一例，示出了在1H期间进行两次(广义上为N次)读出的情况下，例如梯度的G位为六位的情况的构成。此时，在RAM200中，如图23所示，设置有M个选择型读出放大器SSA。因此，根据一次字线WL的选择，被提供给数据线驱动器100的数据为共M位。与此相对，在图23的RAM 200中，在Y方向上排列有M×2个存储器单元MC。并且，与图19的情况不同，在X方向上排列有与像素数PY相同个数的存储器单元MC。在图23的RAM 200中，由于在选择型读出放大器SSA上连接2组位线对BL、/BL，因而排列在RAM 200的X方向上的存储器单元MC的数量可以是与像素数PY相同的个数。
由此，在存储器单元MC的长度MCX比长度MCY长的纵式单元的情况下，通过减少排列在X方向上的存储器单元MC的个数，可以使RAM 200的X方向的尺寸不变大。
3.3从纵式存储器单元的读出动作下面，对图22所示的排列有纵式存储器单元的RAM 200的动作进行说明。对于该RAM 200的读出的控制方法例如有两种，首先利用图24(A)、24(B)的时序图对其中一种进行说明。
选择信号COLA在图24(A)的B1所示的定时被设定为激活状态，字线WL1在B2所示的定时被选择。此时，由于选择信号COLA为激活状态，因而选择型读出放大器SSA检测出A侧的存储器单元MC、即存储器单元MC-1A的数据而进行输出。并且，如果锁存信号SLA在B3的定时下降，数据线驱动单元110A-R就锁存被储存在存储器单元MC-1A中的数据。
此外，选择信号COLB在B4的定时被设定为激活状态，字线WL1在B5所示的定时被选择。此时，由于选择信号COLB为激活状态，因而选择型读出放大器SSA检测出B侧的存储器单元MC、即存储器单元MC-1B的数据而进行输出。并且，如果锁存信号SLB在B6的定时下降，数据线驱动单元110B-R就锁存被储存在存储器单元MC-1B中的数据。并且，在图24(A)中，2次读出中，2次都是字线WL1被选择。
由此，完成根据1H期间的两次读出的数据线驱动器100的数据锁存。
此外，在图24(B)中，示出了在字线WL2被选择的情况下的时序图。动作与上述相同，其结果，在字线WL2如B7和B8所示地被选择的情况下，存储器单元MC-2A的数据被锁存在数据线驱动单元110A-R中，存储器单元MC-2B的数据被锁存在数据线驱动单元110B-R中。
由此，完成根据与图24(A)的1H期间不同的1H期间的2次读出的数据线驱动器100的数据锁存。
对于这种读出方法，在RAM 200的各个存储器单元MC中以图25所示的方式储存数据。例如，数据RA-1～RA-6是用于提供给数据线驱动单元110A-R的R像素的六位数据，数据RB-1～RB-6是用于提供给数据线驱动单元110B-R的R像素的六位数据。
如图25所示，例如在对应于字线WL1的存储器单元MC中，沿着Y方向，以数据RA-1(用于数据线驱动器100A锁存的数据)、RB-1(用于数据线驱动器100B锁存的数据)、RA-2(用于数据线驱动器100A锁存的数据)、RB-2(用于数据线驱动器100B锁存的数据)、RA-3(用于数据线驱动器100A锁存的数据)、RB-3(用于数据线驱动器100B锁存的数据)...的顺序进行储存。即，在RAM200中，沿着Y方向，轮流储存(用于数据线驱动器100A锁存的数据)和(用于数据线驱动器100B锁存的数据)。
而且，图24(A)、图24(B)所示的读出方法，在1H期间进行2次读出，但在1H期间选择相同的字线WL。
在上面披露了如下内容，即，在选择一次字线时被选择的存储器单元MC中，各个选择型读出放大器SSA从两个存储器单元MC接受数据，但并不限定于此。例如，也可以是如下的构成，即，在选择一次字线时被选择的存储器单元MC中，各个选择型读出放大器SSA从N个存储器单元MC接受N位的数据。此时，选择型读出放大器SSA，在相同的字线的第一次选择时，选择从第一～第N存储器单元MC的N个存储器单元MC中的第一存储器单元MC接受的一位的数据。此外，选择型读出放大器SSA在第K(1≤K≤N)次字线选择时，选择从第K存储器单元MC接受的1位的数据。
作为图24(A)和图24(B)的变形例，可以选择J(J为大于等于2的整数)条在1H期间被选择N次的相同的字线WL，并将在1H期间从RAM 200读出数据的次数作为(N×J)次。即，如果假设N＝2、J＝2，就在同一水平扫描期间1H内进行图24(A)和图24(B)所示的4次字线选择。即，是这样一种方法，通过在1H期间内选择2次字线WL1、选择两次字线WL2，进行N＝4次读出。
此时，各个RAM块200在选择一次字线时，输出M(M为大于等于2的整数)位的数据，在将显示面板10的多条数据线DL的条数定义为DLN、将对应于各条数据线的各个像素的灰阶位数定义为G、将RAM块200的块数定义为BNK的情况下，用以下的式获得M值。
数学式2M=DLN×GBNK×N×J]]>下面，利用图26(A)和图26(B)，对另一种控制方法进行说明。
选择信号COLA在图26(A)的C1所示的定时被设定为激活状态，字线WL1在C2所示的定时被选择。由此，图22的存储器单元MC-1A和MC-1B被选择。此时，由于选择信号COLA为激活状态，因而选择型读出放大器SSA检测出A侧的存储器单元MC(广义上为第一存储器单元)、即存储器单元MC-1A的数据而进行输出。并且，如果锁存信号SLA在C3的定时下降，数据线驱动单元110A-R就锁存被储存在存储器单元MC-1A中的数据。
此外，字线WL2在C4所示的定时被选择，存储器单元MC-2A和MC-2B被选择。此时，由于选择信号COLA为激活状态，因而选择型读出放大器SSA检测出A侧的存储器单元MC、即存储器单元MC-2A的数据而进行输出。并且，如果锁存信号SLB在C5的定时下降，数据线驱动单元110B-R就锁存被储存在存储器单元MC-2A中的数据。
由此，完成根据1H期间的两次读出的数据线驱动器100的数据锁存。
此外，利用图26(B)，对与图26(A)所示的1H期间不同的1H期间的读出进行说明。选择信号COLB在图26(B)的C6所示的时序被设定为激活状态，字线WL1在C7所示的时序被选择。由此，图22的存储器单元MC-1A和MC-1B被选择。此时，由于选择信号COLB为激活状态，因而选择型读出放大器SSA检测出B侧的存储器单元MC(广义上为与第一～第N存储器单元中的第一存储器单元不同的存储器单元)、即存储器单元MC-1B的数据而进行输出。并且，如果锁存信号SLA在C8的定时下降，数据线驱动单元110A-R就锁存被储存在存储器单元MC-1B中的数据。
此外，字线WL2在C9所示的时序被选择，存储器单元MC-2A和MC-2B被选择。此时，由于选择信号COLB为激活状态，因而选择型读出放大器SSA检测出B侧的存储器单元MC、即存储器单元MC-2B的数据而进行输出。并且，如果锁存信号SLB在内C10的时序下降，数据线驱动单元110B-R就锁存被储存在存储器单元MC-2B中的数据。
由此，完成根据与图26(A)的1H期间不同的1H期间的2次读出的数据线驱动器100的数据锁存。
对于这种读出方法，在RAM 200的各个存储器单元MC中以图27所示的方式储存数据。例如，数据RA-1A～RA-6A和数据RA-1B～RA-6B是用于提供给数据线驱动单元110A-R的R用子像素的六位数据。数据RA-1A～RA-6A是图26(A)所示的1H期间的R用子像素数据，数据RA-1B～RA-6B是图26(B)所示的1H期间的R用子像素数据。
此外，数据RB-1A～RB-6A和数据RB-1B～RB-6B是用于提供给数据线驱动单元110B-R的R用子像素的六位数据。数据RB-1A～RB-6A是图26(A)所示的1H期间的R用子像素数据，数据RB-1B～RB-6B是图26(B)所示的1H期间的R用子像素数据。
如图27所示，在RAM 200中，沿着X方向，以数据RA-1A(用于数据线驱动器100A进行锁存的数据)、RB-1A(用于数据线驱动器100B进行锁存的数据)的顺序储存在各个存储器单元MC中。
此外，在RAM 200中，沿着Y方向，以数据RA-1A(用于数据线驱动器100A在图26(A)的1H期间锁存的数据)、数据RA-1B(用于数据线驱动器100A在图26(A)的1H期间进行锁存的数据)、数据RA-2A(用于数据线驱动器100A在图26(A)的1H期间进行锁存的数据)、数据RA-2B(用于数据线驱动器100A在图26(A)的1H期间进行锁存的数据)...的顺序进行储存。即，在RAM 200中，沿着Y方向，轮流储存在某个1H期间被数据线驱动器100A锁存的数据、以及在与该1H期间不同的其他1H期间被数据线驱动器100A锁存的数据。
图26(A)、图26(B)所示的读出方法，在1H期间进行两次读出，但在1H期间选择不同的字线WL。并且，在一个垂直期间(即，1帧期间)选择两次相同的字线。这是因为在选择型读出放大器SSA上连接两组位线对BL、/BL。因此，在选择型读出放大器SSA上连接三组或更多的位线BL、/BL的情况下，在一个垂直期间选择三次或更多次相同的字线。
此外，在本实施形式中，上述的字线WL的控制例如可以通过图4的字线控制电路220进行。
3.4数据读出控制电路的配置图20示出了设置在利用图17(B)的横式单元构成的两个RAM200内的两个存储器单元阵列200A、200B以及其外围电路。
图20是如图3(A)所示地两个RAM 200邻接的例子的框图。在两个存储器单元阵列200A、200B的各个中作为专用电路设置行译码器(广义上为字线控制电路)150、输出电路154、以及CPU写/读电路158。此外，在两个存储器单元阵列200A、200B中作为共用电路设置有CPU/LCD控制电路152和列译码器156。
并且，行译码器150根据来自CPU/LCD控制电路152的信号，控制RAM 200A和200B的字线WL。由于从两个存储器单元阵列200A、200B的各个向LCD侧的数据读出控制是通过行译码器150和CPU/LCD控制电路152进行的，因而行译码器150和CPU/LCD控制电路152成为广义的数据读出控制电路。CPU/LCD控制电路152例如根据外部的主机的控制，对两个行译码器150、两个输出电路154、两个CPU写/读电路158、以及一个列译码器156进行控制。
两个CPU写/读电路158根据来自CPU/LCD控制电路152的信号进行如下的控制，即，将来自主机侧的数据写入在存储器单元阵列200A、200B中，或读出储存在存储器单元阵列200A、200B中的数据而向例如主机侧输出。列译码器156根据来自CPU/LCD控制电路152的信号，进行存储器单元阵列200A、200B的位线BL、/BL的选择控制。
并且，输出电路154包括如上所述地分别输入一位的数据的多个读出放大器单元211，通过在1H期间选择不同的例如两条字线WL，将从存储器单元阵列200A、200B输出的M位的数据输出至数据线驱动器100。此外，在如图3(A)所示地具有四个RAM 200的情况下，两个CPU/LCD控制电路152根据如图10所示的相同的字线控制信号RAC控制4个列译码器156，其结果在4个存储器单元阵列中同时选择相同列地址的字线WL。
这样，由于通过在1H期间从各个存储器单元阵列200A、200B进行例如两次读出，每一次的读出位M减少，因而列译码器156和CPU写/读电路158的尺寸减半。并且，在如图3(A)所示的两个RAM 200邻接的情况下，由于如图20所示可以在两个存储器单元阵列200A、200B中共用CPU/LCD控制电路152和列译码器156，因而根据该点也可以减小RAM 200的尺寸。
此外，在如图17(B)所示的横式单元的情况下，由于如图19所示地连接在各个字线WL1、WL2上的存储器单元MC的数量减少为M个，因而字线的布线电容比较小。因此，也不需要将字线分级为主字线和子字线。
4.变形例图28示出了本实施形式所涉及的变形例。例如，在图11(A)中，数据线驱动器100A和100B被在X方向上分割。并且，在彩色显示的情况下，在各个数据线驱动器100A、100B中分别设置有R用子像素的数据线驱动单元、G用子像素的数据线驱动单元、以及B用子像素的数据线驱动单元。
与此相对，在图28的变形例中，数据线驱动器100-R(广义上为第一分割数据线驱动器)、100-G(广义上为第二分割数据线驱动器)、100-B(广义上为第三分割数据线驱动器)这三个被分割在X方向上。并且，在数据线驱动器100-R中，设置有多个R用子像素的数据线驱动单元110-R1、110-R2(广义上为R用数据线驱动单元)，在数据线驱动器100-G中，设置有多个G用子像素的数据线驱动单元110-G1、110-G2(广义上为G用数据线驱动单元)。同样地，在数据线驱动器100-B中，设置有多个B用子像素的数据线驱动单元110-B1、110-B2(广义上为B用数据线驱动单元)。
并且，在图28的变形例中，在1H期间进行三次(广义上为N次，N为3的倍数)读出。例如，如果字线WL1被选择，据此，数据线驱动器100-R就锁存从RAM 200输出的数据。由此，例如储存在存储器单元组MCS 31中的数据被锁存在数据线驱动单元110-R1中。
此外，如果字线WL2被选择，据此，数据线驱动器100-G就锁存从RAM 200输出的数据。由此，例如储存在存储器单元组MCS32中的数据被锁存在数据线驱动单元110-G1中。
此外，如果字线WL3被选择，据此，数据线驱动器100-B就锁存从RAM 200输出的数据。由此，例如储存在存储器单元组MCS33中的数据被锁存在数据线驱动单元110-B1中。
对于存储器单元组MCS 34、MCS 35、MCS 36也与上述同样，如图28所示地分别被储存在数据线驱动单元110-R2、110-G2、110-B2中的任一个中。
图29是示出根据该3次读出的动作的时序图。字线WL1在图29的D1时序被选择，数据线驱动器100-R在D2时序锁存来自RAM200的数据。由此，如上所述地根据字线WL1的选择被输出的数据被锁存在数据线驱动器100-R中。
此外，字线WL2在D3时序被选择，数据线驱动器100-G在D4时序锁存来自RAM 200的数据。由此，如上所述地根据字线WL2的选择被输出的数据被锁存在数据线驱动器100-G中。
此外，字线WL3在D5时序被选择，数据线驱动器100-B在D6时序锁存来自RAM 200的数据。由此，如上所述地通过字线WL3的选择被输出的数据被锁存在数据线驱动器100-B中。
在如上所述地动作的情况下，在RAM 200的存储器单元MC中，如图30所示地储存数据。例如，图30的数据R1-1表示R用子像素为6位的梯度的情况下的其1位的数据，例如被储存在一个存储器单元MC中。
例如，在图28的存储器单元组MCS 31中，储存数据R1-1～R1-6，在存储器单元组MCS 32中，储存数据G1-1～G1-6，在存储器单元组MCS 33中，储存数据B1-1～B1-6。同样地，在存储器单元组MCS 34～MCS 36中，如图30所示地储存数据R2-1～R2-6、G2-1～G2-6、以及B2-1～B2-6。
例如，可以将储存在存储器单元组MCS 31～MCS 33中的数据看作1像素的数据，该数据是用于驱动与对应于储存在存储器单元组MCS 34～MCS 36中的数据的数据线不同的数据线的数据。因此，在RAM 200中，可以沿着Y方向按顺序写入每1像素的数据。
此外，设置在显示面板10上的多条数据线中，例如驱动对应于R用子像素的数据线，接着驱动对应于G用子像素的数据线，然后驱动对应于B用子像素的数据线。由此，即使在1H期间内进行三次读出的情况下在各次的读出中发生延迟，也由于例如对应于R用子像素的数据线全部被驱动，因而减小延迟引起的不能显示区域的面积。因此，可以缓和闪烁等显示劣化。
并且，在变形例中，作为一例示出了被分割为三个部分的形式，但并不限定于此。在N为3的倍数的情况下，在N个分割数据线驱动器中，(1/3)个分割数据线驱动器相当于第一组分割数据线驱动器，另外(1/3)个分割数据线驱动器相当于第二组分割数据线驱动器，剩下的(1/3)个分割数据线驱动器相当于第三组分割数据线驱动器。
5.本实施形式的效果在图1(A)的显示驱动器20中布置RAM 200时，假设RAM200的Y方向的长度被设定为RY。此时，RAM 200根据一次字线选择输出M位的数据。在为了锁存M位的数据而设计数据线驱动器100的情况下，例如图45(A)所示假设其Y方向的长度成为DDY1。此时，数据线驱动器100的长度DDY1比RAM 200的长度RY长，不能将数据线驱动器100纳入在图3(A)所示的长度ICY中。
在该M位位数随着显示面板的高分辨率化等而增大的情况下，数据线驱动器100的长度DDY1变得更长。
与此相对，在本实施形式中，如图45(B)所示，可以分割数据线驱动器100，从而可以由N个分割数据线驱动器100-1～100-N构成数据线驱动器100。由此，即使M位位数增加，可以将数据线驱动器100纳入在图3(A)所示的显示驱动器20的宽度ICY中。即，可以灵活地进行数据线驱动器100的布置，可以有效地布置在显示驱动器20等中。
此外，如上所述，在本实施形式中，在1H期间对RAM 200进行多次读出。因此，如上所述，可以减少每一个字线的存储单元MC的数量，可以进行数据线驱动器100的分割化。例如，由于通过调整1H期间的读出次数，可以调整对应于一条字线的存储单元MC的排列数，因而可以适当地调整RAM 200的X方向的长度RX或Y方向的长度RY。此外，通过调整1H期间的读出次数，也可以改变数据线驱动器100的分割数。
此外，根据设置在成为目标的显示面板10的显示区域12中的数据线的数量，也可以容易地改变数据线驱动器100和RAM 200的块数，或可以容易地改变各个数据线驱动器100和RAM 200的布置尺寸。因此，可以进行对搭载在显示驱动器20上的其他电路加以考虑的设计，可以降低显示驱动器20的设计成本。例如，成为目标的显示面板10中有改变，仅改变数据线的数量的情况下，有数据线驱动器100和RAM 200主要成为改变目标的情况。此时，在本实施形式中，由于可以灵活地设计数据线驱动器100和RAM200的布置尺寸，因而其他电路中可以转用现有的程序库。因此，在本实施形式中，可以有效地利用被限定的空间，可以降低显示驱动器20的设计成本。
此外，在图8的比较例的显示驱动器24中，由于字线WL非常长，因而为了防止从RAM 205的数据读出的延迟引起的偏移，需要一定程度的电力。此外，由于字线WL非常长，因而连接在每一条字线WL上的存储单元的数量也增加，寄生在字线WL上的电容增大。对于该寄生电容的增大，可以通过将字线WL分割而控制的方法处理，但另外需要用于该处理的电路。
与此相对，在本实施形式中，例如图11(A)所示地沿着Y方向延伸形成字线WL1、WL2等，其各个长度与比较例的字线WL相比非常短。因此，一次字线WL1的选择所需的电力变小。由此，即使在1H期间进行多次读出的情况下，也可以防止消耗电力的增大。
此外，如图3(A)所示，例如，在设置4BANK的RAM 200的情况下，在RAM 200中，如图11(B)所示，进行选择字线的信号或锁存信号SLA、SLB的控制。这些信号例如可以在4BANK的各个RAM 200中共用。
具体地说，例如，如图10所示，向数据线驱动器100-1～100-4提供相同的数据线控制信号SLC(数据线驱动器用控制信号)，向RAM 200-1～200-4提供相同的字线控制信号RAC(RAM用控制信号)。数据线控制信号SLC例如包括图11(B)所示的锁存信号SLA、SLB，RAM用控制信号RAC例如包括图11(B)所示的选择字线的信号。
由此，在各个BANK，RAM 200的字线以相同的方式被选择，提供给数据线驱动器100的锁存信号SLA、SLB等以相同的方式下降。即，在1H期间，在某个RAM 200的字线被选择的同时，其他RAM 200的字线也同时被选择。这样，多个数据线驱动器100可以正常驱动器多条数据线。
6.源极驱动器和RAM块的具体例下面，如图31所示，对将显示驱动器20分割为四个部分且旋转90度、在一个水平扫描期间读出2次的数据驱动器100和RAM块200具体进行说明，该显示驱动器20用于对应于具有176×220像素的QCIF显示的彩色液晶显示面板10。
6.1RAM内置数据驱动块图32示出了源极驱动器100和RAM块200的块，该块在字线延伸的方向Y上被分割，具有被分割为11个块的RAM内置数据驱动块300。由于一个RAM块200如图31所示地在Y方向上储存相当于22像素的数据，因而被分割为11个的各个RAM内置数据驱动块300在Y方向上储存相当于2像素的数据。
一个RAM内置数据(驱动器)块300，如图33所示，在X方向上被大致区分为RAM区域310和数据驱动器区域350。在RAM区域310中设置有存储器单元阵列312和存储器输出电路320。在数据驱动器区域350中，包括锁存电路352、FRC(帧·比率·控制器)354、电平移位器356、选择器358、DAC(数字·模拟·转换器)360、输出控制电路362、运算放大器364、以及输出电路366。2像素数据输出用的RAM内置数据驱动块300，在每个像素数据被分为子块300A、300B。这些两个子块300A、300B的电路配置隔着边界线成为镜像配置。特别是，如图33所示，在DAC 360的区域，对相当于1像素的数据进行数据模拟转换的1像素转换区域的P阱和N阱结构，隔着两个子块300A、300B的边界镜像配置。该原因是，因为在Y方向的一条直线上，可以排列构成DAC所需的开关的N型和P型晶体管。这样，由于可以在两个子块300A、300B中共用N型阱，因而阱分离区域减少，可以压缩Y方向的尺寸。即，可以减小图10所示的尺寸RY。
图34是示出了图33所示的RAM内置数据驱动块300的RAM区域310。在RAM区域310中，在Y方向上排列相当于2像素、即相当于2(像素)×3(RGB)×6(灰阶位数)＝36位的36个存储器单元MC。如图34所示，用于本实施形式中的存储器单元MC是具有与X方向(位线方向)平行的长边和与Y方向(字线方向)平行的短边的长方形。由此，可以降低在Y方向上排列36个存储器单元MC时的Y方向的高度，因此，可以降低图10所示的RAM块200的高度。
如在图33中说明，由于RAM内置数据驱动块300的两个子块300A、300B镜像配置，因而向各个子块300A、300B的数据驱动器区域350的输入，如图34的左端所示，必须满足隔着子块300A、300B的边界对称的关系。
在此，如果假设构成1像素的各个子像素R、G、B分别为6位，那么1像素共成为18位，将该18位的数据标记为R0、B0、G0、...R5、B5、G5。如图34的左端所示，向子块300A的数据驱动器区域350的输出排列，从上开始为R0、G0、B0、R1、...R5、G5、B5的顺序。另一方面，向子块300B的数据驱动器区域350的输出排列，因为上述的原因，从下开始为R0、G0、B0、R1、...R5、G5、B5的顺序。即，相当于2像素的数据隔着子块300A、300B的边界对称。
另一方面，在RAM内置数据驱动块300的RAM区域310的存储器单元阵列312中，形成图34所示的RGB储存排列顺序(即数据读出排列顺序)，与向数据驱动器区域350的数据输出排列不一致。因此，如图34所示，在存储器输出电路320的区域确保替换排列布线区域410。该替换排列布线区域410，将从多条位线以数据读出排列顺序输入的位数据，用布线替换排列，以存储器输出电路320的位输出排列顺序输出。
对于替换排列布线区域410在后面进行描述，首先，对存储器单元阵列312进行说明。如图34所示，在存储器单元阵列312的右侧具有数据读出/写入电路400，其在与主机装置(未图示)之间进行数据的输入输出，该主机装置对RAM块200进行数据读出写入控制。在该数据读出/写入电路400中，在一次存取中输入或输出18位的数据。即，要在一个RAM内置数据驱动块300中读写相当于2像素的36位数据，就得进行两次存取。
在此，数据读出/写入电路400，如图34所示，具有Y方向的18个写入驱动单元402、Y方向的18个读出放大器单元404。并且，在将Y方向(字线方向)上邻接的预定个数(在本实施形式中为2个)的存储器单元作为一个存储器单元组的情况下，各个写入驱动单元402具有与构成该一个存储器单元组的两个存储器单元MC的Y方向的高度相同的高度。即，在邻接的两个存储器单元MC中共用一个写入驱动单元402。同样地，各个读出放大器单元404也具有与邻接的两个存储器单元MC的Y方向的高度相同的高度。即，在邻接的两个存储器单元MC中共用一个读出放大器单元404。
例如，对于主机装置将相当于1像素的数据写入在存储器单元阵列312中的情况进行说明。在图34中例如字线WL1被选择的同时，向排列在Y方向上的36个存储器单元MC中的例如偶数顺序的18个存储器单元MC，通过18个写入驱动单元402，写入相当于1像素的数据R0、B0、G0、...R5、B5、G5。然后，相同的字线WL 1被选择，向排列在Y方向上的36个存储器单元MC中的例如奇数顺序的18个存储器单元MC，通过18个写入驱动单元402，写入相当于1像素的数据R0、B0、G0、...R5、B5、G5。
根据这样的驱动，在图34所示的Y方向向36个存储单元MC写入2像素的数据。当向主机读出数据时，取代写入驱动单元402，使用读出放大器单元404，同写入相同的步骤分两次读出。
根据上述的描述，向图34所示的在Y方向上邻接的两个存储器单元MC中，根据与主机装置侧的存取限制，输入同色且全6位中的灰阶位顺序相同的两个数据(例如R0、R0)。因为该限制，储存在图34的排列在Y方向上的相当于2像素的36个存储器单元MC中的数据排列顺序，与图34的左端所示的数据输出排列顺序不一致。向图34所示的Y方向的36个存储器单元MC进行的数据储存排列，从减少替换排列布线区域410中的布线交叉次数、且缩短替换排列布线长度考虑而被决定。
如上所述，存储器单元阵列312中的根据多条位线BL的排列的数据读出排列顺序，与从存储器输出电路320的数据输出排列顺序不同。因此，设置有图34所示的替换排列布线区域410。
6.2存储器输出电路参照图35，对具有替换排列布线区域410的存储器输出电路320的一例进行说明。在图35中，存储器输出电路320在X方向上被大致区分，具有读出放大器电路322、缓冲电路324、以及控制它们的控制电路326。
读出放大器电路322在位线方向(X方向)上具有L(L为大于等于2的整数)个、例如L＝2个第一读出放大器单元322A和第二读出放大器单元322B，将在一个水平扫描期间内同时读出的两个位数据分别输入至第一、第二读出放大器单元322A、322B的不同的一个中。因此，各个第一、第二读出放大器单元322A、322B的高度，只要可以纳入在X方向上邻接的L个(L＝2个)存储器单元MC的高度范围内就可以，可以确保读出放大器电路322的电路布局的自由度。
即，如果将一个存储器单元MC的Y方向高度作为MCY，将例如L＝2个第一读出放大器单元322A和第二读出放大器单元322B的各个的Y方向高度作为SACY，并使(L-1)×MCY＜SACY≤L×MCY成立，那么，在将集成电路装置的Y方向高度确保在预定值以内的同时，可以确保读出放大器单元的布局自由度。并且，L并不限定于2，可以是大于等于2的整数。但是，是满足L＜M/2的整数。
缓冲电路324具有第一缓冲单元324A和第二缓冲单元324B，该第一缓冲单元324A对第一读出放大器单元322A的输出进行放大，该第二缓冲单元324B对第二读出放大器单元322B的输出进行放大。在图35的例中，根据字线的选择从存储器单元MC1读出的数据，在第一读出放大器单元322A中被检测出，并由第一缓冲单元324A进行放大而输出。根据相同的字线的选择从存储器单元MC2读出的数据，在第二读出放大器单元322B中被检测出，并由第二缓冲单元324B进行放大而输出。图36示出了第一读出放大器单元322A和第一缓冲单元324A的电路构成的一例，这些由来自控制电路326的信号TLT、XPCGL进行控制。
6.3替换排列布线区域在本实施形式中，将图34所示的替换排列布线区域410如图37所示地配置在第二缓冲单元324B的区域中。图37主要示出了图33所示的子块300A，示出了第一缓冲单元324A的输出数据R1～B1、R3～B3、R5～B5、以及第二缓冲单元324B的输出数据R1～B1、R3～B3、R5～B5。
第一缓冲单元324A的输出数据R1～B1、R3～B3、R5～B5的输出端子在金属第二层ALB上向X方向被引出，通过通孔由金属第三层ALC向Y方向被引出，被布线在子块300B侧。
第二缓冲单元324B的输出数据R1～B1、R3～B3、R5～B5的输出端子在金属第二层ALB上向X方向稍微被引出，通过通孔由金属第三层ALC向Y方向被引出，再通过通孔由金属第二层ALB向X方向被引出，连接至存储器输出电路320的输出端子。
这样，替换排列布线区域410通过具有形成多个在位线方向延伸的布线的布线层ALB、形成多个在字线方向延伸的布线的布线层ALC、以及选择性地连接在两个布线层ALB、ALC之间的多个通孔，实现了作为目的的替换排列布线。此外，通过利用第二缓冲单元324B的区域进行替换排列，可以将来自第一、第二缓冲单元324A、324B的输出以最短的方式替换排列，可以降低布线负荷。
图38示出了与图35不同的存储器输出电路，在图38中，在Y方向上以第一读出放大器322A、第一缓冲单元324A、第二读出放大器322B、第二缓冲单元324B、以及控制电路326的顺序进行排列。此时，可以在存储器输出电路的区域、特别是第二缓冲单元324B的区域中配置替换排列布线区域410。
在图39的例中，读出放大器322和缓冲器324没有根据一个水平扫描期间的读出次数N进行分割。此时，读出放大器322的前段设置第一开关327，在缓冲器324的后段设置第二开关328。如图40所示，第一开关327具有列地址信号COLA、COLB择一性地选择的两个开关327A、327B。这样，可以在两个存储器单元MC中共用一个读出放大器322和一个缓冲器324。第二开关328通过以与第一开关327相同的方式被切换，可以将分时送来的来自两个存储器MC的数据分配输出给两条输出线。在图39的例中，也可以在存储器输出电路的区域配置替换排列布线区域410。
并且，设置替换排列布线区域410的原因，在上述的实施形式中，是主机装置和存储器单元阵列之间的数据存取引起的存储器单元的布局、以及数据驱动器中的电路构造的镜像配置这两个要素，但也可以是其中任一个要素，当然也可以用在这些要素的基础上添加其他要素、或与这些不同的要素进行替换排列。
6.4数据驱动器、驱动器单元的配置图41示出了数据驱动器以及数据驱动器所包括的驱动器单元的配置例。如图41所示，数据驱动块包括沿着X方向并排配置的多个数据驱动器DRa、DRb(第一～第N分割数据驱动器)。此外，数据驱动器DRa、DRb包括多组22个(广义上为Q个)驱动器单元DRC1～DRC22。
如果存储块的字线WL1a被选择，且第一次的图像数据从存储块被读出，数据驱动器DRa就根据图41所示的锁存信号LATa，锁存被读出的图像数据。然后，进行被锁存的图像数据的D/A转换，将对应于第一次的读出图像数据的数据信号DATAa输出至数据信号输出线。
另一方面，如果存储块的字线WL1b被选择，且第二次的图像数据从存储块被读出，数据驱动器DRb就根据图41所示的锁存信号LATb，锁存被读出的图像数据。然后，进行被锁存的图像数据的D/A转换，将对应于第二次的读出图像数据的数据信号DATAb输出至数据信号输出线。
这样，各个数据驱动器DRa、DRb输出对应于22个像素的相当于22条的数据信号，由此在一个水平扫描期间总共输出对应于44个像素的相当于44条的数据信号。
如图41所示，如果将多个数据驱动器DRa、DRb沿着X方向配置(叠加)，就因为数据驱动器的规模大小而可以防止集成电路装置的Y方向的宽度W变大的情况。此外，数据驱动器根据显示面板的类型可以采用多种构成。此时，也可以根据将多个数据驱动器沿着X方向配置的方法，有效地布局多种构成的数据驱动器。并且，在图41中示出了X方向的数据驱动器的配置数为2的情况，但配置数可以大于等于3个。
此外，在图41中，各个数据驱动器DRa、DRb包括沿着Y方向并排配置的22个(Q个)驱动器单元DRC1～DRC22。在此，各个驱动器单元DRC1～DRC22接受相当于1像素的图像数据。然后，进行相当于1像素的图像数据的D/A转换，输出对应于相当于1像素的图像数据的数据信号。
并且，在图41中，将显示面板的数据线条数作为DLN，将数据驱动块的块数(块分割数)作为BNK，将一个水平扫描期间的图像数据的读出次数作为N。
此时，如果将显示面板的水平扫描方向的像素数作为PX，将重叠数作为BNK，将一个水平扫描期间的读出次数作为N，就可以用Q＝PX/(BNK×N)表示沿着Y方向排列的驱动器单元DRC1～DRC22的个数Q。在图41的情况下，由于PX＝176、BNK＝4、N＝2，因而成为Q＝176/(4×2)＝22个。
换句话说，在RGB彩色显示的情况下，如果将在一个水平扫描期间从显示存储器读出的数据的位数作为M，将被提供给数据线的数据的灰阶值作为G位，就可以用Q＝M/3G表示沿着Y方向排列的驱动器单元DRC1～DRC22的个数Q。在图41的情况下，由于M＝396、G＝6，因而成为Q＝396/(3×6)＝22个。
此外，将显示面板的数据线条数作为DLN，将每一条数据线对应的图像数据的位数作为G，将存储块的块数作为BNK，将在一个水平扫描期间从存储块读出的图形数据的读出次数作为N。此时，包括在读出放大器块SAB中的读出放大器(输出相当于1位的图像数据的读出放大器)的个数与在一个水平扫描期间从存储器单元读出的数据的位数M相同，可以表示为M＝(DLN×G)/(BNK×N)。在图41的情况下，由于DLN＝528、G＝6、BNK＝4、N＝2，因而成为M＝(528×6)/(4×2)＝396个。并且，个数M是对应于有效存储器单元数的有效读出放大器数，不包括虚拟存储器单元用的读出放大器等无效的读出放大器的个数。此外，如图35、图3 8所示，在位线方向上排列L＝2个读出放大器单元的情况下，排列在字线方向上的读出放大器单元的个数P成为P＝M/L＝(DLN×G)/(BNK×N×L)＝198个。
6.5数据驱动块的布局图42示出了数据驱动块的更详细的布局例。在图42中，N＝2个数据驱动块DRa、DRb包括输出对应于相当于1子像素的图像数据的数据信号的多个子像素驱动器单元SDC1～SDC132。并且，在两个数据驱动块的各个中，沿着X方向(沿着子像素驱动器单元的长边的方向)被细分割为R、G、B，在R、G、B中各个M/3G＝22个子像素驱动器单元沿着Y方向配置。即，子像素驱动器单元SDC1～SDC132被矩阵式配置。并且，用于电连接数据驱动块的输出线和显示面板的数据线的焊盘(焊盘块)配置在数据驱动块的Y方向侧。
在图42中，分割数据线驱动器DRa的子像素驱动器单元SDC1、SDC4、SDC7、...SDC64是属于第一细分割数据线驱动器的R用数据驱动单元。子像素驱动器单元SDC2、SDC5、SDC8、...SDC65是属于第二细分割数据线驱动器的G用数据驱动单元。子像素驱动器单元SDC3、SDC6、SDC9、...SDC66是属于第S或第三细分割数据线驱动器的B用数据驱动单元。
图42的实施形式的在一个水平扫描期间的读出次数N＝2，不像图28的实施形式那样N为3的倍数。但是，如图42所示，即使不将在一个水平扫描期间内的读出次数N作为3的倍数，只要在各个分割数据线驱动器DRa、DRb的各个中区分R、G、B的每个色而配置细分割数据驱动器，就可以区分R、G、B的每个色并沿着第二方向排列驱动单元。
例如，图41的数据驱动器DRa的驱动器单元DRC1由图42的子像素驱动器单元SDC1、SDC2、SDC3构成。在此，SDC1、SDC2、SDC3分别是R(红)用、G(绿)用、B(蓝)用的子像素驱动器单元，从存储块输入对应于第一个数据信号的R、G、B图像数据(R1、G1、B1)。然后，子像素驱动器单元SDC1、SDC2、SDC3进行这些图像数据(R1、G1、B1)的D/A转换，将第一个R、G、B的数据信号(数据电压)输出至对应于第一条数据线的R、G、B用的焊盘。
同样地，驱动器单元DRC2由R用、G用、B用的子像素驱动器单元SDC4、SDC5、SDC6构成，从存储块输入对应于第二个数据信号的R、G、B图像数据(R2、G2、B2)。然后，子像素驱动器单元SDC4、SDC5、SDC6进行这些图像数据(R2、G2、B2)的D/A转换，将第二个R、G、B的数据信号(数据电压)输出至对应于第二条数据线的R、G、B用的焊盘。其他的子像素驱动器单元也相同。
并且，子像素的数量并不限定于3个，也可以是大于等于4个。此外，子像素驱动器单元的配置也并不限定于图42，也可以将R用、G用、B用的子像素驱动器单元沿着例如Y方向叠加配置。
6.6存储块的布局图43示出了存储块的布局例。图43详细地示出了对应于存储块中的1像素(R、G、B分别为6位，共18位)的部分。并且，为了便于说明，将图43中的读出放大器块的RGB排列作为在图37中说明的替换排列后的排列示出。
对应于读出放大器块中的1像素的部分，包括R用读出放大器单元SAR0～SAR5、G用读出放大器单元SAG0～SAG5、以及B用读出放大器单元SAB0～SAB5。此外，在图43中，2个(广义上为多个)读出放大器(以及缓冲器)叠加配置在X方向上。并且，在叠加配置的读出放大器单元SAR0、SAR1的X方向侧沿着X方向并排的两行存储器单元列中，上侧行的存储器单元列的位线例如连接在SAR0上，下侧行的存储器单元列的位线例如连接在SAR1上。并且，SAR0、SAR1进行从存储器单元读出的图形数据的信号放大，由此从SAR0、SAR1输出2位的图像数据。其他的读出放大器和存储器单元的关系也是相同的。
在图43的构成的情况下，可以用下述的方式实现图11(B)所示的在一个水平扫描期间中的图像数据的多次读出。即，在第一水平扫描期间(第一扫描线的选择期间)中，首先，选择图41的字线WL1a而进行图像数据的第一次读出，输出第一次的数据信号DATAa。此时，来自读出放大器单元SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B图像数据，分别输入至子像素驱动器单元SDC1、SDC2、SDC3。接着，在相同的第一水平扫描期间中，选择字线WL1b而进行图像数据的第二次读出，输出第二次的数据信号DATAb。此时，来自读出放大器单元SAR0～SAR5、SAG0～SAG5、SAB0～SAB5的R、G、B图像数据，分别输入至图42的子像素驱动器单元SDC67、SDC68、SDC69。此外，在之后的第二水平扫描期间(第二扫描线的选择期间)中，首先选择字线WL2a而进行图像数据的第一次读出，输出第一次的数据信号DATAa。接着，在相同的第二水平扫描期间中，选择字线WL2b而进行图像数据的第二次读出，输出第二次的数据信号DATAb。
7.电子设备图44(A)(B)示出了包括本实施形式的集成电路装置20的电子设备(电光学装置)的例子。并且，电子设备也可以包括除了在图44(A)(B)中示出的部件之外的构成要素(例如照相机、操作部、或电源等)。此外，本实施方式的电子设备并不限定于手机，也可以是数码相机、PDA、电子笔记本、电子词典、放映机、背投电视、或携带型信息终端等。
在图44(A)(B)中，主机装置510例如是MPU(Micro ProcessorUnit微处理器)、基带引擎(基带处理器)等。该主机装置510进行作为显示驱动器的集成电路装置20的控制。或也可以进行作为应用引擎或基带引擎的处理、或压缩、延伸、校准等作为图形机的处理。此外，图44(B)的图像处理控制器(显示控制器)520代理主机装置510进行压缩、扩展、校准等作为图形机的处理。
显示面板500具有多条数据线(源极线)、多条扫描线(栅极线)、以及由数据线和扫描线特定的多个像素。并且，通过改变各个像素区域中的电光学元件(狭义上为液晶元件)的光学特性，实现显示动作。该显示面板500可以由使用TFT、TFD等开关元件的有源矩阵方式的面板构成。并且，显示面板500也可以是除了有源矩阵方式之外的面板，也可以是除了液晶面板之外的面板。
在图44(A)的情况下，作为集成电路装置20可以使用内置存储器的装置。即，此时集成电路装置20将来自主机装置510的图像数据先写入在内置存储器中，并从内置存储器读出写入的图像数据，驱动显示面板。在图44(B)的情况下，作为集成电路装置20可以使用内置存储器的装置。即，此时来自主机装置510的图像数据，可以用图像处理控制器520的内置存储器进行图像处理。经过图像处理的数据被储存在集成电路装置20的存储器中，驱动显示面板500。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。例如，在说明书或附图中，至少一次用更广义或同义的不同的用语同时记载的用语，在说明书或附图的任何地方也可以置换为其不同的用语。
并且，在本实施形式中，对于设置在显示驱动器20内的多个RAM 200，例如可以储存相当于一个显示画面的图像数据，但并不限定于此。
也可以对显示面板10设置Z(Z为大于等于2的整数)个显示驱动器，并在Z个显示驱动器的各个中储存相当于一个显示画面的图像数据(1/Z)。此时，在将一个显示画面的数据线DL的总条数作为DLN时，Z个显示驱动器的各个分担驱动的数据线的条数为(DLN/Z)条。
符号说明10 显示面板20 显示驱动器(集成电路装置)100 数据线驱动块100A、100A1、100A2、100-R、DRa 第一分割数据线驱动器100-G 第二分割数据线驱动器100B、100B1、100B2、100-B、DRb 第N分割数据线驱动器100A1、100A2 第一细分割数据线驱动器100B1、100B2 第二或第N细分割数据线驱动器110 数据线驱动单元110A1-R、110A2-R、110A1-R、110A2-R、110-R1、110-R2、R用数据线驱动单元110A1-G、110A2-G、110A1-G、110A2-G、110-G1、110-G2、G用数据线驱动单元110A1-B、110A2-B、110A1-B、110A2-B、110-B1、110-B2、B用数据线驱动单元240 数据线控制电路200 RAM块
211 读出放大器单元240 字线控制电路250 数据线读出控制电路BL 位线DL 数据线MC 存储器单元SLA、SL1 第一锁存信号SL2 第二锁存信号SLB、SLC 第N锁存信号SLC 数据线控制信号RAC 字线控制信号WL 字线
权利要求
1.一种集成电路装置，其特征在于，包括RAM块，其包括多条字线、多条位线、多个存储单元、以及数据读出控制电路；以及数据线驱动块，其根据从所述RAM块提供的数据对显示面板的多个数据线组进行驱动，所述数据读出控制电路将对应于所述多个数据线组的各条数据线的像素的数据从所述RAM块分成N次读出，其中，N为大于等于2的整数，所述数据线驱动块包括第一～第N分割数据线驱动块，它们分别驱动所述多个数据线组中的不同的数据线组，所述第一～第N分割数据线驱动块的各分割数据线驱动块沿着所述多条位线延伸的第一方向配置。
2.根据权利要求1所述的集成电路装置，其特征在于，所述数据读出控制电路包括字线控制电路，所述字线控制电路在所述一个水平扫描期间从所述多条字线中选择互不相同的N条字线，并且，在垂直扫描驱动所述显示面板的一个垂直扫描期间，不对相同的字线进行多次选择。
3.根据权利要求1或2所述的集成电路装置，其特征在于，向所述第一～第N分割数据线驱动块提供第一～第N锁存信号，所述第一～第N分割数据线驱动块根据所述第一～第N锁存信号，锁存由所述RAM块提供的数据。
4.根据权利要求3所述的集成电路装置，其特征在于，在所述一个水平扫描期间，从所述RAM块进行了第K次读出时，通过所述第K锁存信号被设定为激活，根据所述第K次读出由所述RAM块提供的数据被锁存在所述第K分割数据线驱动块中，其中，1≤K≤N，K为整数。
5.根据权利要求3或4所述的集成电路装置，其特征在于，所述RAM块包括根据一次读出输出M位数据的读出放大器电路，其中，M为大于等于2的整数，在所述RAM块中，沿着所述多条字线延伸的第二方向排列至少M个存储单元，根据一次读出向所述读出放大器电路提供M位数据。
6.根据权利要求5所述的集成电路装置，其特征在于，所述第一～第N分割数据线驱动块的各分割数据线驱动块根据由所述RAM块提供的M位数据驱动所述数据线组，在对应于数据线的像素的色深为G位的情况下，所述第一～第N分割数据线驱动块的各分割数据线驱动块驱动(M/G)条数据线。
7.根据权利要求5所述的集成电路装置，其特征在于，所述第一～第N分割数据线驱动块的各分割数据线驱动块根据由所述RAM块提供的M位数据驱动所述数据线组，在对应于数据线的像素的色深为G位的情况下，所述第一～第N分割数据线驱动块的各分割数据线驱动块包括(M/G)个数据线驱动单元，所述(M/G)个数据线驱动单元的各数据线驱动单元驱动一条数据线。
8.根据权利要求7所述的集成电路装置，其特征在于，在所述显示面板为彩色显示时，(M/G)为3的倍数，所述(M/G)个数据线驱动单元由驱动对应于R用像素的数据线的(M/3G)个R用数据线驱动单元、驱动对应于G用像素的数据线的(M/3G)个G用数据线驱动单元、以及驱动对应于B用像素的数据线的(M/3G)个B用数据线驱动单元构成。
9.根据权利要求7所述的集成电路装置，其特征在于，在所述显示面板为彩色显示时，N为3的倍数，所述第一～第N分割数据线驱动块的(1/3)个由驱动对应于R用像素的数据线的(M/G)个R用数据线驱动单元构成，所述第一～第N分割数据线驱动块的其他(1/3)个由驱动对应于G用像素的数据线的(M/G)个G用数据线驱动单元构成，所述第一～第N分割数据线驱动块的另外其他(1/3)个由驱动对应于B用像素的数据线的(M/G)个B用数据线驱动单元构成。
10.根据权利要求5至9中任一项所述的集成电路装置，其特征在于，所述第一～第N分割数据线驱动块的各分割数据线驱动块包括细分割各分割数据线驱动块的第一～第S细分割数据线驱动器，其中，S为大于等于2的整数，在对应于数据线的像素的色深为G位的情况下，所述第一～第S细分割数据线驱动器的各细分割数据线驱动器包括[M/(G×S)]个数据线驱动单元，它们分别驱动一条数据线，所述第一～第S细分割数据线驱动器的各细分割数据线驱动器沿着所述第一方向配置。
11.根据权利要求10所述的集成电路装置，其特征在于，向所述第一～第S细分割数据线驱动器的各细分割数据线驱动器提供所述第一～第N锁存信号中的相同的锁存信号。
12.根据权利要求8所述的集成电路装置，其特征在于，所述第一～第N分割数据线驱动块的各分割数据线驱动块包括用于细分割分割数据线驱动器的各分割数据线驱动器的第一～第三细分割数据线驱动块，所述第一细分割数据线驱动器包括(M/3G)个所述R用数据线驱动单元，所述第二细分割数据线驱动器包括(M/3G)个所述G用数据线驱动单元，所述第三细分割数据线驱动器包括(M/3G)个所述B用数据线驱动单元，所述第一～第S细分割数据线驱动器的各细分割数据线驱动器沿着所述第一方向排列。
13.根据权利要求1至12中任一项所述的集成电路装置，其特征在于，所述多条字线以与设置在所述显示面板上的所述多条数据线延伸的方向平行的方式形成。
14.一种电子设备，其特征在于，包括根据权利要求1至13中任一项所述的集成电路装置；以及显示面板。
15.根据权利要求14所述的电子设备，其特征在于，所述集成电路装置被安装在形成所述显示面板的基板上。
全文摘要
本发明的目的在于提供一种灵活地进行电路的配置、并可以进行效率高的布置的集成电路装置以及组装有该装置的电子设备。集成电路装置包括RAM块(200)，其包括多条字线WL、多条位线BL、多个存储单元MC、字线控制电路(240)、以及数据读出控制电路(240、250)；以及数据线驱动块(100)，其根据从RAM块(200)提供的数据对显示面板(10)的多个数据线组进行驱动。数据读出控制电路(240、250)在水平驱动显示面板的一个水平扫描期间1H，将对应于多条数据线的像素的数据分成N(N为大于等于2的整数)次读出控制。数据线驱动块包括第一～第N分割数据线驱动块(100A、100B)，它们分别驱动多个数据线组中的不同的数据线组，第一～第N分割数据线驱动块(100A、100B)的每一个沿着多条位线BL延伸的第一方向X配置。
文档编号G02F1/133GK1892796SQ20061009111
公开日2007年1月10日 申请日期2006年6月30日 优先权日2005年6月30日
发明者小平觉, 井富登, 河口秀次, 熊谷敬, 唐泽纯一, 伊藤悟, 森口昌彦, 前川和广 申请人:精工爱普生株式会社