显示装置的制作方法

专利名称：显示装置的制作方法
技术领域：
本发明涉及有源矩阵型的显示装置，更详细而言，涉及显示装置内的扫描信号线驱动电路及其附近的布局。
背景技术：
以往，在采用a-SiTFT液晶面板(在薄膜晶体管的半导体层使用非晶硅的液晶面板)的液晶显示装置中，非晶硅的迁移率比较小，因此，用于驱动栅极总线(扫描信号线)的栅极驱动器作为IC(Integrated Circuit :集成电路)芯片搭载在构成面板的基板的周边部。但是，近年来，为了实现装置的小型化和低成本化等，采用在基板上直接形成栅极驱动器的方式。这样的栅极驱动器被称为“单片式栅极驱动器”等。另外，具备单片式栅极驱动器的面板被称为“栅极驱动器单片式面板”等。图21是表示采用了栅极驱动器单片式面板的现有的液晶显示装置中的栅极驱动 器(单片式栅极驱动器)的布局例子的图。如图21所示，在栅极驱动器中包括用于依次驱动设置在显示部的多个栅极总线(扫描信号线)的包括多个级的移位寄存器；和用于传送使该移位寄存器动作的时钟信号等的配线。移位寄存器的各级是在各时刻成为2个状态(第一状态和第二状态)中的任意一个状态，并通过输出用晶体管(导通端子的一方与扫描信号输出用的端子连接，并且用于通过使该晶体管的控制端子的电位变动来控制状态信号的电位的晶体管)输出表示该状态的信号(状态信号)作为扫描信号的双稳态电路。此夕卜，在图21中，仅表示出与移位寄存器的2个级对应的布局。作为配线，在基板上形成有驱动信号用主干配线，其传送时钟信号CK1、CK1B、CK2、CK2B和用于使各双稳态电路的状态初始化的清除信号(clear signal)CLR ;传送低电平的直流电源电位VSS的VSS用主干配线；和将驱动信号用主干配线和VSS用主干配线与各双稳态电路连接的分支配线。此外，在下文中，将形成有移位寄存器的区域称为“移位寄存器区域”，将形成有驱动信号用和VSS用主干配线的区域称为“主干配线区域”，将相当于显示部的区域称为“显示区域”。但是，在通常构成电路的情况下，电路部以与输入部相邻的方式配置，输出部以与该电路部相邻的方式配置。在现有技术的单片式栅极驱动器中，如图21所示，相当于输入部的主干配线区域以与移位寄存器区域相邻的方式设置，相当于输出部的符号90所表示的部分也以与移位寄存器区域相邻的方式设置。这样的配置是通常配置，各种信号用的主干配线集中形成于上述主干配线区域。如图21所示的结构，如果关注各配线的具体的配置，则驱动信号用主干配线和VSS用主干配线形成于以移位寄存器区域为基准与显示区域相反的一侧的区域中。如果关注驱动信号用主干配线与VSS用主干配线的位置关系，则VSS用主干配线形成于比驱动信号用主干配线更接近面板的边缘部的区域中。另外，在图21所示的例子中，VSS用主干配线和分支配线形成于同一层，驱动信号用主干配线和分支配线形成于不同层。因此，驱动信号用主干配线和分支配线通过接触部连接。此外，与本发明相关联，已知有以下的现有技术文献。在日本特开2006-79041号公报、日本特开2007-316642号公报和日本特表2005-527856号公报中，公开了关于栅极驱动器内的移位寄存器的2个级的布局例。尤其是，在日本特开2006-79041号公报的图2和日本特表2005-527856号公报的图6中，公开了按照主干配线的宽度随着从面板的边缘部向移位寄存器区域接近而变得狭窄的方式构成的布局例子。现有技术文献专利文献专利文献I :日本特开2006-79041号公报专利文献2 :日本特开2007-316642号公报专利文献3 :日本特表2005-527856号公报

发明内容
发明要解决的课题但是，基于现有技术的结构，如在图21中由符号91表示的部分所示，存在用于将直流电源电位VSS从VSS用主干配线供给至双稳态电路的分支配线与驱动信号用主干配线的重叠部。由于该重叠部成为负载电容，所以能够发生如下所述的现象。首先，要从VSS用主干配线向双稳态电路供给原本一定的电位即VSS电位，但是时钟信号的波形的变动导致VSS电位发生变动。另外，由驱动信号用主干配线传送的时钟信号等，因上述重叠部的负载电容而发生波形变钝。基于现有技术的结构，可能发生上述现象，因此担心显示品质降低。另外，当在设置有与图21所示的结构相同的驱动信号用主干配线的情况下，在清除信号CLR用的主干配线与移位寄存器区域之间配置有VSS用主干配线时，存在驱动信号用的分支配线与VSS用主干配线的重叠部，所以VSS电位因时钟信号的波形的变动而发生变动。因此，与图21所示的结构同样，担心显示品质的降低。另外，一直以来，显示装置被强烈要求低消耗电力化和小型化。因此，本发明的目的在于，在具备单片式栅极驱动器的显示装置中，能够在实现降低消耗电力的同时实现小型化，而不降低显示品质。用于解决课题的方案本发明第一方面的显示装置，其特征在于，包括基板；像素电路，其形成于上述基板上的区域中的用于显示图像的显示区域中；多个扫描信号线，该多个扫描信号线形成在上述显示区域中，构成上述像素电路的一部分；移位寄存器，其形成于上述基板上的区域中的上述显示区域外的区域中，包括具有第一状态和第二状态、相互串联连接且以与上述多个扫描信号线一对一地对应的方式设置的多个双稳态电路，上述多个双稳态电路基于多个时钟信号依次成为第一状态，由此依次驱动上述多个扫描信号线；驱动信号用主干配线，其在以作为形成有上述移位寄存器的区域的移位寄存器区域为基准与上述显示区域相反的一侧的区域中形成，传送移位寄存器驱动信号，该移位寄存器驱动信号包括上述多个时钟信号且为用于控制上述多个双稳态电路的动作的信号；驱动信号用分支配线，其连接上述驱动信号用主干配线和各双稳态电路；直流电源电位用主干配线，其传送要向上述多个双稳态电路供给的直流电源电位；和直流电源电位用分支配线，其连接上述直流电源电位用主干配线和各双稳态电路，上述直流电源电位用主干配线形成于上述移位寄存器区域与上述显示区域之间的区域中。本发明的第二方面的显示装置的特征在于，在本发明第一方面的显示装置中，上述基板具有包括第一金属膜和第二金属膜的层结构，上述第一金属膜形成 包含设置于上述多个双稳态电路的薄膜晶体管的源极电极的配线图案，上述第二金属膜形成包含上述薄膜晶体管的栅极电极的配线图案，上述直流电源电位用主干配线和上述直流电源电位用分支配线由上述第一金属膜和上述第二金属膜中的任一个的同一金属膜形成。本发明的第三方面的显示装置的特征在于，在本发明第二方面的显示装置中，在上述直流电源电位用主干配线中包括第一直流电源电位用主干配线，该第一直流电源电位用主干配线传送要向上述多个双稳态电路供给的低电平的直流电源电位。本发明的第四方面的显示装置的特征在于，在本发明第三方面的显示装置中，上述第一直流电源电位用主干配线由上述第一金属膜形成。本发明的第五方面的显示装置的特征在于，在本发明第三方面的显示装置中，在上述直流电源电位用主干配线中还包括第二直流电源电位用主干配线，该第二直流电源电位用主干配线传送要向上述多个双稳态电路供给的高电平的直流电源电位。本发明的第六方面的显示装置的特征在于，在本发明第五方面的显示装置中，在上述直流电源电位用分支配线中还包括连接上述第一直流电源电位用主干配线与各双稳态电路的第一直流电源电位用分支配线；和连接上述第二直流电源电位用主干配线与各双稳态电路的第二直流电源电位用分支配线，上述第一直流电源电位用主干配线和上述第一直流电源电位用分支配线由上述第一金属膜和上述第二金属膜中的任一个的同一金属膜形成，上述第二直流电源电位用主干配线和上述第二直流电源电位用分支配线由上述第一金属膜和上述第二金属膜中的任一个的同一金属膜形成，上述第一直流电源电位用主干配线和上述第二直流电源电位用主干配线由相互不同的金属膜形成。本发明的第七方面的显示装置的特征在于，在本发明第二方面的显示装置中，上述驱动信号用主干配线由上述第一金属膜形成。本发明的第八方面的显示装置的特征在于，在本发明第一方面的显示装置中，构成上述直流电源电位用主干配线和上述驱动信号用主干配线的所有配线的配线宽度相互相等。本发明的第九方面的显示装置的特征在于，在本发明第一方面的显示装置中，传送信号的主干配线形成在上述移位寄存器区域与上述显示区域之间的区域中，其中，该信号为上述移位寄存器驱动信号中的上述多个时钟信号以外的信号，并且在I帧期间中生成5次以下的脉冲。发明效果
根据本发明的第一方面，直流电源电位用主干配线形成于移位寄存器区域与显示区域之间的区域中，驱动信号用主干配线形成在以移位寄存器区域为基准与显示区域相反的一侧的区域中。因此，与现有技术的结构不同，不存在用于从直流电源电位用主干配线向双稳态电路供给直流电源电位的直流电源电位用分支配线与驱动信号用主干配线的重叠部。因此，不产生由这样的重叠部引起的负载电容，由时钟信号等驱动信号的波形的变动引起的直流电源电位的变动得到抑制。由此，能够使直流电源电位用主干配线的宽度比现有技术狭窄。另外，由于不产生由直流电源电位用分支配线和驱动信号用主干配线的重叠部引起的负载电容，所以通过驱动信号用主干配线传送的时钟信号等驱动信号的波形变钝的发生得到抑制。由此，能够使驱动信号用主干配线的宽度比现有技术狭窄。进一步，因为与现有技术相比负载电容降低，所以能够实现低消耗电力化。而且，如上所述由于能够使直流电源电位用主干配线的宽度和驱动信号用主干配线的宽度比现有技术狭窄，所以能够实现面板的窄边缘化。根据本发明的第二方面，由于不需要用于连接直流电源电位用主干配线和直流电源电位用分支配线的接触部，所以配线宽度在接触部部分变窄导致的电阻的增大得到抑 制。根据本发明的第三方面，在具备要被供给低电平的直流电源电位的移位寄存器的显示装置中，能够得到与本发明的第一方面相同的效果和与本发明的第二方面相同的效果O根据本发明的第四方面，传送低电平的直流电源电位的主干配线，由与构成移位寄存器的双稳态电路内的薄膜晶体管的源极电极相同的金属膜形成。在此，通常在双稳态电路中低电平的直流电源电位被供给至薄膜晶体管的源极电极。根据上文，在移位寄存器区域中不具备接触部就能够向双稳态电路内的薄膜晶体管的源极电极供给低电平的直流电源电位。根据本发明的第五方面，在具备被供给低电平的直流电源电位和高电平的直流电源电位的移位寄存器的显示装置中，能够得到与本发明的第一方面相同的效果和与本发明的第二方面相同的效果。根据本发明的第六方面，在具备被供给低电平的直流电源电位和高电平的直流电源电位的移位寄存器的显示装置中，因为对于低电平的直流电源电位用配线和高电平的直流电源电位用配线两者，不需要用于连接主干配线和分支配线的接触部，所以由配线宽度在接触部部分变窄引起的电阻的增大得到抑制。根据本发明的第七方面，在移位寄存器区域中不具备接触部就能够将时钟信号等驱动信号供给至双稳态电路内的薄膜晶体管。根据本发明的第八方面，在直流电源电位用主干配线的配线宽度与驱动信号用主干配线的配线宽度相等的结构中，能够得到与本发明的第一方面相同的效果。根据本发明的第九方面，在不仅直流电源电位用主干配线形成于移位寄存器区域与显示区域之间的区域中，而且传送占空比小的信号的主干配线也形成于移位寄存器区域与显示区域之间的区域中的结构中，能够得到与本发明的第一方面相同的效果。


图I是表示本发明的第一实施方式的有源矩阵型的液晶显示装置的栅极驱动器及其附近的布局的图。图2是表示上述第一实施方式中，液晶显示装置的整体结构的框图。图3是表示上述第一实施方式的阵列基板的部分截面图。图4是用于说明上述第一实施方式中的栅极驱动器的结构的框图。图5是表示上述第一实施方式中的栅极驱动器内的移位寄存器的结构的框图。图6是用于说明上述第一实施方式中的栅极驱动器的动作的信号波形图。图7是用于说明上述第一实施方式中的栅极驱动器的动作的信号波形图。 图8是表不上述第一实施方式中的移位寄存器的一个级(双稳态电路)的结构例的电路图。图9是用于说明上述第一实施方式中的移位寄存器的动作的信号波形图。图10是表示上述第一实施方式的变形例的栅极驱动器及其附近的布局的图。图11是表示上述第一实施方式的变形例的栅极驱动器内的移位寄存器的结构的框图。图12是表示本发明的第二实施方式的有源矩阵型的液晶显示装置的移位寄存器的一级(双稳态电路)的一个结构例的电路图。图13是表示上述第二实施方式的栅极驱动器及其附近的布局的图。图14是表示上述第二实施方式的第一变形例的栅极驱动器及其附近的布局的图。图15是表示上述第二实施方式的第二变形例的栅极驱动器及其附近的布局的图。图16是表示上述第二实施方式的第三变形例的栅极驱动器及其附近的布局的图。图17是表示上述第二实施方式的第四变形例的栅极驱动器及其附近的布局的图。图18是表示本发明的第三实施方式的有源矩阵型液晶显示装置的栅极驱动器及其附近的布局的图。图19是表示上述第三实施方式的第一变形例的栅极驱动器及其附近的布局的图。图20是表示上述第三实施方式的第二变形例的栅极驱动器及其附近的布局的图。图21是表示采用栅极驱动器单片式面板的现有的液晶显示装置中的栅极驱动器的布局例的图。
具体实施例方式以下，参照附图对本发明的实施方式进行说明。〈I.第一实施方式>〈I. I整体结构和动作概要>图2是表示本发明的第一实施方式的有源矩阵型的液晶显示装置的整体结构的框图。如图2所示，该液晶显示装置包括电源100 ;DC/DC逆变器110 ;显示控制电路200 ；源极驱动器(视频信号线驱动电路)300 ;栅极驱动器(扫描信号线驱动电路)400 ;共用电极驱动电路500和显示部600。此外，在本实施方式中，栅极驱动器400和显示部600形成于同一基板(构成液晶面板的2个基板中的一个基板,即阵列基板)7上。即，本实施方式的栅极驱动器400是“单片式栅极驱动器”。在显示部600中形成有像素电路，该像素电路包括多个(j个)源极总线(视频信号线)SL1 SLj ;多个(i个)栅极总线(扫描信号线)GLl GLi ;和与这些源极总线SLl SLj和栅极总线GLl GLi的交叉点分别对应设置的多个(iX j个)像素形成部。上述多个像素形成部配置成矩阵状而构成像素阵列。各像素形成部包括栅极端子与通过对应的交叉点的栅极总线连接，并且源极端子与通过该交叉点的源极总线连接的开关元件，即薄膜晶体管(TFT)60 ;与该薄膜晶体管60的漏极端子连接的像素电极；共用电极Ec，其为在上述多个像素形成部共用地设置的对置电极；和共用地设置于上述多个像素形成部并被夹持在像素电极与共用电极Ec之间的液晶层。而且，通过由像素电极和共用电极Ec形成的液晶电容构成像素电容Cp。此外，通常，为了在像素电容Cp可靠地保持电压， 与液晶电容并联地设置辅助电容，但是由于辅助电容与本发明并没有直接关系，因此省略其说明和图示。电源100对DC/DC逆变器110、显示控制电路200和共用电极驱动电路500供给规定的电源电压。DC/DC逆变器110根据电源电压生成用于使源极驱动器300和栅极驱动器400动作的规定的直流电压，并将其供给至源极驱动器300和栅极驱动器400。共用电极驱动电路500向共用电极Ec供给规定的电位Vcom。显示控制电路200接收从外部传送的图像信号DAT和水平同步信号、垂直同步信号等定时信号组TG，输出数字视频信号DV、用于控制显示部600的图像显示的源极开始脉冲信号SSP、源极时钟信号SCK、锁存选通信号(latch strobe signal) LS、栅极开始脉冲信号GSP、栅极结束脉冲信号GEP和栅极时钟信号GCK。此外,在本实施方式中,栅极时钟信号GCK包括4相的时钟信号CKl (以下称为“第一栅极时钟信号”)、CKlB (以下称为“第二栅极时钟信号”)、CK2(以下称为“第三栅极时钟信号”)和CK2B(以下称为“第四栅极时钟信号”)°源极驱动器300接收从显示控制电路200输出的数字视频信号DV、源极开始脉冲信号SSP、源极时钟信号SCK和锁存选通信号LS，向各源极总线SLl SLj施加驱动用视频信号S(I) S(j)。栅极驱动器400基于从显示控制电路200输出的栅极开始脉冲信号GSP、栅极结束脉冲信号GEP和栅极时钟信号GCK，以I垂直扫描期间为周期反复向各栅极总线GLl GLi施加有源扫描信号Gout (I) Gout (i)。此外，关于该栅极驱动器400的详细说明将在后文中叙述。如上所述，对各源极总线SLl SLj施加驱动用视频信号S (I) S (j)，对各栅极总线GLl GLi施加扫描信号Gout (I) Gout (i)，由此在显示部600显示基于从外部传送的图像信号DAT的图像。〈I. 2阵列基板的结构>图3是阵列基板7的部分截面图。阵列基板7成为用于形成栅极驱动器400、像素电路等的层叠结构，该层叠结构内包括2个金属膜(金属层)。具体而言，如图3所示，在玻璃基板700上层叠有金属膜702、保护膜712、金属膜701和保护膜711。金属膜701是为了形成在栅极驱动器400、像素电路设置的薄膜晶体管的源极电极(和漏极电极)而使用的。因此，在下文中将这样的金属膜701称为“源极金属”701。金属膜702是为了形成上述薄膜晶体管的栅极电极而使用的。因此，在下文中将这样的金属膜702称为“栅极金属”702。此外，源极金属701和栅极金属702，不仅作为薄膜晶体管的电极利用，也作为在栅极驱动器400内或者像素电路内形成的配线图案利用。另外，在本实施方式中，由源极金属701实现第一金属膜，由栅极金属702实现第二金属膜。〈I. 3栅极驱动器〉〈I. 3. I栅极驱动器的结构和动作>接下来，关于本实施方式的栅极驱动器400的结构进行说明。如图4所示，栅极驱动器400包括多个级的移位寄存器410。在显示部600中形成有i行Xj列的像素矩阵，以 与这些像素矩阵的各行I对I地对应的方式设置有移位寄存器410的各级。另外，移位寄存器410的各级是在各时刻成为2个状态(第一状态和第二状态)中的任意一个状态，并输出表不该状态的信号(以下称为“状态信号”)的双稳态电路。如此，该移位寄存器410包括i个双稳态电路。此外，关于栅极驱动器400的布局将在后文中叙述。图5是表示栅极驱动器400内的移位寄存器410的结构的框图。如上所述，该移位寄存器410包括i个双稳态电路。在各双稳态电路中设置有用于接收4相的时钟信号CKA (以下称为“第一时钟”)、CKB (以下称为“第二时钟”)、CKC (以下称为“第三时钟”)和CKD(以下称为“第四时钟”)的输入端子；用于接收置位信号S的输入端子；用于接收复位信号R的输入端子；用于接收清除信号CLR的输入端子；用于接收低电平的直流电源电位VSS的输入端子；和用于输出状态信号Q的输出端子。向移位寄存器410的各级(各双稳态电路)的输入端子供给的信号如下所述。对于第一级，供给第一栅极时钟信号CKl作为第一时钟CKA，供给第二栅极时钟信号CKlB作为第二时钟CKB，供给第四栅极时钟信号CK2B作为第三时钟CKC，供给第三栅极时钟信号CK2作为第四时钟CKD。对于第二级，供给第二栅极时钟信号CKlB作为第一时钟CKA，供给第一栅极时钟信号CKl作为第二时钟CKB，供给第三栅极时钟信号CK2作为第三时钟CKC，供给第四栅极时钟信号CK2B作为第四时钟CKD。第三级以后的级，按照每2级重复与如上所述的第一级至第二级的结构相同的结构。另外，对于第一级，供给栅极开始脉冲信号GSP作为置位信号S。对于第二级以后的级，供给前级的状态信号Q作为置位信号S。进而，对于第i级，供给栅极结束脉冲信号GEP作为复位信号R。对于第I (i-Ι)级，供给下一级的状态信号Q作为复位信号R。此外，向所有的级共同地供给低电平的直流电源电位VSS和清除信号CLR。接下来，参照图5 图7说明本实施方式的栅极驱动器400的动作。对移位寄存器410供给4相的时钟信号(第一栅极时钟信号CKl、第二栅极时钟信号CK1B、第三栅极时钟信号CK2和第四栅极时钟信号CK2B);栅极开始脉冲信号GSP ;栅极结束脉冲信号GEP ;低电平的直流电源电位VSS和清除信号CLR。如图6所示，第一栅极时钟信号CKl和第二栅极时钟信号CKlB相差180度(相当于I水平扫描期间的期间)相位，第三栅极时钟信号CK2和第四栅极时钟信号CK2B相差180度相位。另外，第三栅极时钟信号CK2与第一栅极时钟信号CKl相比相位迟90度。这些第一 第四栅极时钟信号CK1、CKBU CK2和CK2B均每隔I水平扫描期间变成高电平(H电平)的状态。当对该移位寄存器410的第一级供给作为置位信号S的栅极开始脉冲信号GSP时，基于上述第一 第四栅极时钟信号CK1、CKB1、CK2和CK2B，栅极开始脉冲信号GSP中包含的脉冲(该脉冲被包含在从各级输出的状态信号Q中)被依次从第一级向第i级传送。然后，与该脉冲的传送相应地，从移位寄存器410的各级输出的状态信号Q依次变成高电平。然后，从各级输出的状态信号Q作为扫描信号Gout (I) Gout (i)被供给至各栅极总线GLl GLi。由此，如图7所示，在每I水平扫描期间依次变成高电平的扫描信号被供给至显示部600内的栅极总线。〈I. 3. 2双稳态电路的结构和动作>图8是表示包含在移位寄存器410中的双稳态电路的结构(移位寄存器410的I 个级的结构)的电路图。如图8所示，该双稳态电路具备10个薄膜晶体管MA、MB、MI、MF、MJ、MK、ME、ML、丽和MD，以及电容器CAPl。另外，该双稳态电路包括接收第一时钟CKA的输入端子、接收第二时钟CKB的输入端子、接收第三时钟CKC的输入端子和接收第四时钟CKD的输入端子；接收置位信号S的输入端子；接收复位信号R的输入端子；接收清除信号CLR的输入端子；和输出状态信号Q的输出端子。此外，上述薄膜晶体管的半导体层使用非晶硅、微晶硅、金属氧化物(例如含Zn的氧化物、含In的氧化物、含Ga的氧化物)等形成于基板上。薄膜晶体管MB的源极端子、薄膜晶体管MA的漏极端子、薄膜晶体管MJ的栅极端子、薄膜晶体管ME的漏极端子、薄膜晶体管ML的漏极端子、薄膜晶体管MI的栅极端子和电容器CAPl的一端相互连接。此外，为了简便将这些相互连接的区域(配线)称为“第一节点”，标注符号NI。薄膜晶体管MJ的漏极端子、薄膜晶体管MK的漏极端子、薄膜晶体管MF的源极端子和薄膜晶体管ME的栅极端子相互连接。此外，为了简便将这些相互连接的区域(配线)称为“第二节点”，标注符号N2。接着，关于各构成要素在该双稳态电路中的功能进行说明。当清除信号变成高电平时，薄膜晶体管MA使第一节点NI的电位为低电平。当置位信号S变成高电平时，薄膜晶体管MB使第一节点NI的电位为高电平。当第一节点NI的电位变成高电平时，薄膜晶体管MI将第一时钟CKA的电位供给至输出端子。当第三时钟CKC变成高电平时，薄膜晶体管MF使第二节点N2的电位为高电平。当第一节点NI的电位变成高电平时，薄膜晶体管MJ使第二节点N2的电位为低电平。在与该双稳态电路的输出端子连接的栅极总线被选择的期间(以下称为“选择期间”)中，当第二节点N2变成高电平而薄膜晶体管ME变成导通状态时，第一节点NI的电位降低而薄膜晶体管MI变成断开状态。为了防止这样的现象，设置有薄膜晶体管MJ。当第四时钟CKD变成高电平时，薄膜晶体管MK使第二节点N2的电位为低电平。如果没有设置薄膜晶体管MK，则在选择期间以外的期间中，第二节点N2的电位一直为高电平，继续对薄膜晶体管ME施加偏置电压。如果这样，薄膜晶体管ME的阈值电压上升，薄膜晶体管ME就不能作为开关充分地发挥功能。为了防止这样的现象而设置薄膜晶体管MK。
当第二节点N2的电位变成高电平时，薄膜晶体管ME使第一节点NI的电位为低电平。当复位信号R变成高电平时，薄膜晶体管ML使第一节点NI的电位为低电平。当复位信号R变成高电平时，薄膜晶体管MN使输出端子的电位为低电平。当第二时钟CKB变成高电平时，薄膜晶体管MD使输出端子的电位为低电平。在与该双稳态电路的输出端子连接的栅极总线被选择的期间中，电容器CAPl作为用于将第一节点NI的电位维持为高电平的补偿电容发挥功能。接着,参照图8和图9对本实施方式的双稳态电路的动作进行说明。该液晶显示装置的动作中，对双稳态电路供给如图9所示的波形的第一 第四时钟CKA CKD。当成为时刻t0时，置位信号S的脉冲被供给至双稳态电路。由于薄膜晶体管MB与二极管连接，因此通过该置位信号S的脉冲，在t0 tl的期间中第一节点NI被预充电。在该期间中，由于薄膜晶体管MJ变成导通状态，所以第二节点N2的电位变成低电平。另外，在该期间中，复位信号R变成低电平。通过以上动作，薄膜晶体管ME和薄膜晶体管ML成为断开状态，通过预充电而上升的第一节点NI的电位在时刻t0 时刻tl的期间中不会下降。当成为时刻tl时，第一时钟CKA从低电平变化为高电平。在此，薄膜晶体管MI的 源极端子被供给第一时钟CKA，另外，在薄膜晶体管MI的栅极-源极间存在寄生电容(未图示)。因此，随着薄膜晶体管MI的源极电位的上升，第一节点NI的电位也上升(第一节点NI被自举(bootstrap))。其结果是，薄膜晶体管MI成为导通状态。因为使第一时钟CKA为高电平的状态被维持至时刻t2，所以在时刻11 时刻t2的期间中，状态信号Q成为高电平。由此，与输出该高电平的状态信号Q的双稳态电路连接的栅极总线成为被选择的状态，在与该栅极总线对应的行的像素形成部中进行视频信号向像素电容Cp的写入。此外，在时刻tl 时刻t2的期间中，与时刻t0 时刻tl的期间同样，薄膜晶体管ME和薄膜晶体管ML成为断开状态。因此，在时刻tl 时刻t2的期间中，第一节点NI的电位不会降低。当成为时刻t2时，第一时钟CKA从高电平变化为低电平。另外，第二时钟CKB从低电平变化为高电平。并且，复位信号R从低电平变化为高电平。由此，薄膜晶体管MD、ML和MN成为导通状态。通过薄膜晶体管MD和薄膜晶体管MN成为导通状态，状态信号Q的电位降低至低电平。另外，通过薄膜晶体管ML变成导通状态，第一节点NI的电位降低至低电平。如上所述，仅在I水平扫描期间(大致相当于时刻tl 时刻t2的期间的期间)维持在高电平的状态信号Q被从各双稳态电路输出，该状态信号Q作为扫描信号Gout被供给至栅极总线。<1. 3. 3栅极驱动器的布局>在本实施方式中，栅极驱动器400及其附近成为图I所示的布局。此外，在图I中仅表不与移位寄存器410的2个级对应的布局。驱动信号用主干配线71传送第一栅极时钟信号CKl、第二栅极时钟信号CK1B、第三栅极时钟信号CK2、第四栅极时钟信号CK2B和清除信号CLR等用于控制双稳态电路的动作的信号(移位寄存器驱动信号)，该驱动信号用主干配线71形成于移位寄存器区域与面板的边缘部之间的区域。传送低电平的直流电源电位VSS的VSS用主干配线73形成在移位寄存器区域与显示区域之间的区域中。如上所述，驱动信号用主干配线71、VSS用主干配线73和移位寄存器410单片式地形成在阵列基板上。此外，在下文中，将形成有驱动信号用主干配线71的区域称为“驱动信号用主干配线区域”。驱动信号用主干配线71均由源极金属701形成。移位寄存器410内的各双稳态电路与驱动信号用主干配线71通过由栅极金属702形成的配线图案(以下称为“驱动信号用分支配线”)72连接。此外，驱动信号用主干配线71和驱动信号用分支配线72通过接触部CT连接。VSS用主干配线73由源极金属701形成。移位寄存器410内的各双稳态电路和VSS用主干配线73通过由源极金属701形成的配线图案(以下称为“VSS用分支配线”)74连接。栅极总线包括从输出用晶体管45向显示区域一侧延伸的由源极金属701形成的配线图案；从显示区域内向移位寄存器区域一侧延伸的由栅极金属702形成的配线图案；连接由源极金属701形成的配线图案与由栅极金属702形成的配线图案的接触部CT。如上所述，在本实施方式中，驱动信号用主干配线71与现有技术(参照图21)同样，形成于移位寄存器区域与面板的边缘部之间的区域中。即，驱动信号用主干配线71形成于以移位寄存器区域为基准与显示区域相反一侧的区域。相对于此，VSS用主干配线73与现有技术不同，形成于移位寄存器区域与显示区域之间的区域。 此外，在本实施方式中，由VSS用主干配线73实现第一直流电源电位用主干配线，由VSS用分支配线74实现第一直流电源电位用分支配线。〈I. 4 效果〉根据本实施方式，与现有技术的结构(参照图21)不同，用于将直流电源电位VSS从VSS用主干配线73向双稳态电路供给的VSS用分支配线74与驱动信号用主干配线71的重叠部不存在。因此，不会产生由该重叠部导致的负载电容。因此，由时钟信号的波形的变动(参照图6)导致的VSS电位的变动得到抑制。由此，能够使VSS用主干配线73的宽度比现有技术狭窄。例如，能够使VSS用主干配线73的宽度与传达时钟信号等的驱动信号用主干配线71的宽度相等。另外，由于不产生由VSS用分支配线74与驱动信号用主干配线71的重叠部引起的负载电容，所以通过驱动信号用主干配线71传达的时钟信号等的波形变钝的发生得到抑制。由此，能够使驱动信号用主干配线71的宽度比现有技术狭窄。进而，由于与现有技术相比负载电容降低，所以能够实现低消耗电力化。再进一步，如上所述，由于能够使VSS用主干配线73的宽度和驱动信号用主干配线71的宽度比现有技术狭窄，所以能够实现面板的窄边缘化。如以上所述，在具备单片式栅极驱动器的液晶显示装置中，能够在降低消耗电力的同时实现小型化，而不使显示品质降低。另外，如由图8可知的那样，在移位寄存器410内的各双稳态电路中，低电平的直流电源电位VSS被供给至薄膜晶体管MA、MD、ME、MJ、MK、ML、MN的源极端子。在本实施方式中，由于VSS用主干配线73和VSS用分支配线74由源极金属701形成，所以在移位寄存器区域中不具备接触部就能够将VSS电位供给至上述薄膜晶体管MA、MD、ME、MJ、MK、ML、丽的源极端子。另外，如由图8可知的那样，时钟信号大多被供给至薄膜晶体管的栅极端子。在本实施方式中，由于时钟信号用的分支配线(驱动信号用分支配线72)由栅极金属702形成，所以在移位寄存器区域中不具备接触部就能够将时钟信号供给至薄膜晶体管。另外，此时，时钟信号用的主干配线(驱动信号用主干配线71)由源极金属701形成。〈I. 5 变形例〉在上述第一实施方式中VSS用主干配线73和驱动信号用主干配线71形成于相同层，但是本发明并不限定于此，如图10所示，VSS用主干配线73和驱动信号用主干配线71也可以形成在不同的层。具体而言，在图10所示的结构中，VSS用主干配线73由栅极金属702形成，驱动信号用主干配线71由源极金属701形成。由于VSS用主干配线73由栅极金属702形成，所以与上述第一实施方式不同，VSS用分支配线74由栅极金属702形成，设置在栅极总线的接触部CT配置在比VSS用主干配线73更靠显示区域一侧的位置。另外，在上述第一实施方式中，在栅极驱动器400内包括I个移位寄存器410，但是本发明并不限定于此，在栅极驱动器400内也可以包括多个移位寄存器。例如如图11所示，也可以构成在栅极驱动器400内包括2个移位寄存器(由第奇数级的双稳态电路构成的移位寄存器411和由第偶数级的双稳态电路构成的移位寄存器412)的结构。此外，在如图11所示的结构的情况下，对于移位寄存器411，第一栅极时钟信号CKl或者第二栅极时钟信号CKlB被供给至双稳态电路作为第一时钟CKA,对于移位寄存器412,第三栅极时钟信号CK2或者第四栅极时钟信号CK2B被供给至双稳态电路作为第一时钟CKA。另外，在如图11所示的结构的情况下，作为栅极开始脉冲信号使用移位寄存器411用的栅极开始脉冲信号GSP_0和移位寄存器412用的栅极开始脉冲信号GSP_E，作为栅极结束脉冲信号使用移位寄 存器411用的栅极结束脉冲信号GEP_0和移位寄存器412用的栅极结束脉冲信号GEP_E。进一步，在上述第一实施方式中，关于配置有栅极总线的方向，仅在显示部600的一端侧设置有栅极驱动器400，但是本发明并不限定于此，也可以是在显示部600的两端侧设置有栅极驱动器的结构。尤其是采用像大型面板那样负载电容大的面板的情况下，通过在显示部600的两端侧设置栅极驱动器能够抑制像素电容的充电不足。进一步，关于双稳态电路的具体的结构并不局限于图8所示的结构。例如，也可以是代替薄膜晶体管MF，在接收第三时钟CKC的输入端子与第二节点N2之间具备电容器的结构。另外，例如为了抑制第一节点NI的电流的漏泄，而可以构成为薄膜晶体管ME、ML多栅极化的结构，也可以构成为薄膜晶体管ME、ML和MB多栅极化的结构。〈2.第二实施方式〉〈2. I整体结构等〉接着，关于本发明的第二实施方式进行说明。关于整体结构和栅极驱动器的结构，因与上述第一实施方式相同，所以省略说明(参照图2 图5)。但是，与上述第一实施方式不同的是，不仅低电平的直流电源电位VSS被供给至各双稳态电路，高电平的直流电源电位VDD也被供给至各双稳态电路。在各双稳态电路中，高电平的直流电源电位VDD例如被供给至薄膜晶体管的漏极端子。像这样，在本实施方式中，对构成移位寄存器410的双稳态电路供给2种直流电源电位。图12是表示使用2种直流电源电位进行动作的双稳态电路的一个构成例的电路图。〈2. 2 布局〉图13是表示本实施方式的栅极驱动器400及其附近的布局的图。在上述第一实施方式中，作为用于传送要供给至双稳态电路的直流电源电位的主干配线，在基板上形成有传送低电平的直流电源电位VSS的VSS用主干配线73。相对于此，在本实施方式中，如图13所示，除了传送低电平的直流电源电位VSS的VSS用主干配线73之外，在基板上还形成有传送高电平的直流电源电位VDD的VDD用主干配线75。VSS用主干配线73和VDD用主干配线75均形成于移位寄存器区域与显示区域之间的区域中。关于VSS用主干配线73和VDD用主干配线75的位置关系，在本实施方式中，VSS用主干配线73形成于比VDD用主干配线75更接近移位寄存器区域的区域中。与上述第一实施方式相同，驱动信号用主干配线71均由源极金属701形成，各双稳态电路和驱动信号用主干配线71通过由栅极金属702形成的驱动信号用分支配线72连接。此外，驱动信号用主干配线71和驱动信号用分支配线72通过接触部CT连接。VSS用主干配线73和VDD用主干配线75均由源极金属701形成。各双稳态电路和VSS用主干配线73通过由源极金属701形成的VSS用分支配线74连接。各双稳态电路和VDD用主干配线75通过由栅极金属702形成的VDD用分支配线76连接。VDD用主干配线75和VDD用分支配线76通过接触部CT连接。此外，在本实施方式中，由VSS用主干配线73实现第一直流电源电位用主干配线，由VDD用主干配线75实现第二直流电源电位用主干配线，由VSS用分支配线74实现第一直流电源电位用分支配线，由VDD用分支配线76实现第二直流电源电位用分支配线。
〈2. 3 效果〉根据本实施方式，在具备单片式栅极驱动器的液晶显示装置中，不存在直流电源电位用的分支配线74、76与驱动信号用主干配线71的重叠部，其中，该单片式栅极驱动器具备要被供给2种直流电源电位的移位寄存器410。因此，与上述第一实施方式同样，能够使直流电源电位用的主干配线73、75的宽度和驱动信号用主干配线71的宽度比现有技术狭窄。另外，由于与现有技术相比负载电容降低，所以能够实现低消耗电力化。并且，如上所述，由于与现有技术相比能够使直流电源电位用的主干配线73、75的宽度和驱动信号用主干配线71的宽度更狭窄，所以能够实现面板的窄边缘化。但是，在本实施方式中，如图13中符号79所表示的部分那样，存在VSS用主干配线73和VDD用分支配线76的重叠部。因此，产生由该重叠部引起的负载电容。但是，与图21所示的现有技术的结构不同，在重叠部存在的2个配线均是用于传送直流电源电位即一定的电位的配线。因此，不发生由电容耦合导致的直流电源电位(VSS电位和VDD电位)的变动。如上所述，在具备单片式栅极驱动器的液晶显示装置中，能够在降低消耗电力的同时实现小型化，而不降低显示品质，其中，该单片式栅极驱动器具备要被供给2种直流电源电位的移位寄存器410。〈2. 4 变形例〉以下，关于上述第二实施方式的变形例进行说明。此外，在上述第二实施方式和以下的变形例中，也可以使VSS用主干配线73的位置和VDD用主干配线75的位置相互相反。〈2. 4. I 第一变形例〉图14是表示上述第二实施方式的第一变形例的栅极驱动器400及其附近的布局的图。在本变形例中，与上述第二实施方式不同，VSS用主干配线73和VDD用主干配线75均由栅极金属702形成。各双稳态电路和VSS用主干配线73通过由栅极金属702形成的VSS用分支配线74连接。各双稳态电路和VDD用主干配线75通过由源极金属701形成的VDD用分支配线76连接。此外，VDD用主干配线75和VDD用分支配线76通过接触部CT连接。〈2. 4. 2 第二变形例〉图15是表示上述第二实施方式的第二变形例的栅极驱动器400及其附近的布局的图。在本变形例中，接触部CT设置于栅极总线，在接触部CT与移位寄存器区域之间的区域中形成有VDD用主干配线75，在接触部CT与显示区域之间的区域中形成有VSS用主干配线73。VDD用主干配线75由栅极金属702形成，VSS用主干配线73由源极金属701形成。各双稳态电路和VDD用主干配线75通过由栅极金属702形成的VDD用分支配线76连接。各双稳态电路与VSS用主干配线73通过由源极金属701形成的VSS用分支配线74连接。〈2. 4. 3第三变形例〉图16是表示上述第二实施方式的第三变形例的栅极驱动器400及其附近的布局的图。在本变形例中，VDD用主干配线75由源极金属701形成，VSS用主干配线73由栅极金属702形成。当关注VSS用主干配线73与VDD用主干配线75的位置关系时，VDD用主干配线75形成于比VSS用主干配线73更接近面板的移位寄存器区域的区域中。各双稳态电路与VDD用主干配线75通过由源极金属701形成的VDD用分支配线76连接。各双稳态电路与VSS用主干配线73通过由栅极金属702形成的VSS用分支配线74连接。如图16所示，栅极总线包括以产生与VDD用主干配线75的重叠部的方式由栅极金属702形成的配 线图案(以下称为“栅极金属部”)；与输出用晶体管45连接，并且通过接触部CT与栅极金属部的一端连接，由源极金属701形成的配线图案；通过接触部CT与栅极金属部的另一端连接，以产生与VSS用主干配线73的重叠部的方式由源极金属701形成的配线图案。〈2. 4. 4第四变形例〉图17是表示上述第二实施方式的第四变形例的栅极驱动器400及其附近的布局的图。在本变形例中，传送直流电源电位的主干配线(VSS用主干配线73和VDD用主干配线75)中仅VSS用主干配线73形成于移位寄存器区域与显示区域之间的区域中。VDD用主干配线75形成于驱动信号用主干配线区域与面板的边缘部之间的区域中。〈2. 4. 5变形例的效果〉在上述第一变形例 第四变形例中，与上述第二实施方式同样，在具备单片式栅极驱动器的液晶显示装置中，能够在降低消耗电力的同时实现小型化，而不降低显示品质，其中，该单片式栅极驱动器具备要被供给2种直流电源电位的移位寄存器410。在上述第二变形例和上述第三变形例中，关于VSS用配线和VDD用配线两者，主干配线和分支配线由相同的金属膜形成，因此不需要用于连接主干配线和分支配线的接触部CT，配线宽度在接触部部分变窄导致的电阻的增大得到抑制。〈3.第三实施方式〉〈3. I 布局〉接着，关于本发明的第三实施方式进行说明。由于整体结构和栅极驱动器的结构与上述第一实施方式相同，因此省略说明(参照图2 图5)。图18是表示本实施方式的栅极驱动器400及其附近的布局的图。在上述第一实施方式中，在移位寄存器区域与显示区域之间的区域，仅传送低电平的直流电源电位VSS的VSS用主干配线73被形成于基板上。与此不同，在本实施方式中，如图18所示，在移位寄存器区域与显示区域之间的区域，除了传送低电平的直流电源电位VSS的VSS用主干配线73之外，在基板上还形成有传送用于使各双稳态电路的状态初始化的清除信号CLR的清除信号用主干配线77。关于VSS用主干配线73和清除信号用主干配线77的位置关系，在本实施方式中，VSS用主干配线73形成于比清除信号用主干配线77更接近移位寄存器区域的区域。与上述第一实施方式同样，驱动信号用主干配线71均由源极金属701形成，各双稳态电路和驱动信号用主干配线71通过由栅极金属702形成的驱动信号用分支配线72连接。此外，驱动信号用主干配线71与驱动信号用分支配线72通过接触部CT连接。VSS用主干配线73和清除信号用主干配线77均由源极金属701形成。各双稳态电路和VSS用主干配线73通过由源极金属701形成的VSS用分支配线74连接。各双稳态电路和清除信号用主干配线77通过由栅极金属702形成的清除信号用分支配线78连接。清除信号用主干配线77和清除信号用分支配线78通过接触部CT连接。栅极总线包括从输出用晶体管45向显示区域一侧延伸的由源极金属701形成的配线图案；从显示区域内向移位寄存器区域一侧延伸的由栅极金属702形成的配线图案；和连接由源极金属701形成的配线图案和由栅极金属702形成的配线图案的接触部CT。 此外，也可以使VSS用主干配线73的位置和清除信号用主干配线77的位置相互相反。但是，优选在VSS用主干配线73不具备接触部CT的结构。其理由是，如果构成为VSS用主干配线73与VSS用分支配线74由接触部CT连接的结构，则主干配线在该接触部CT部分的宽度实质上变窄，配线电阻变高。另外，在移位寄存器区域与显示区域之间的区域中不仅形成有VSS用主干配线73，还形成有清除信号用主干配线77，但是本发明并不局限于此。也可以构成为在移位寄存器区域和显示区域之间的区域中，代替清除信号用主干配线77，形成传送用于驱动移位寄存器410的信号中、典型的是在I帧期间中仅生成I次脉冲的占空比(on duty)小的信号的主干配线。另外，也可以构成为除了 VSS用主干配线73之外，在移位寄存器区域和显示区域之间的区域中还形成有传送占空比(on duty)小的信号的多个主干配线。〈3. 2 效果〉根据本实施方式，与上述第一实施方式同样，在具备单片式栅极驱动器的液晶显示装置中，能够在降低消耗电力的同时实现小型化而不降低显示品质。但是，在本实施方式中，存在VSS用主干配线73与清除信号用分支配线78的重叠部。因此，产生由该重叠部引起的负载电容。但是，由于由清除信号用分支配线78传送的清除信号CLR的占空比非常小(在I帧期间中仅I次变成高电平)，所以显示品质不会由于电容耦合导致的直流电源电位的变动而降低。〈3. 3 变形例〉以下，说明上述第三实施方式的变形例。〈3. 3. I 第一变形例〉图19是表示上述第三实施方式的第一变形例的栅极驱动器400及其附近的布局的图。在本变形例中，与上述第三实施方式不同，VSS用主干配线73和清除信号用主干配线77均由栅极金属702形成。各双稳态电路和VSS用主干配线73通过由栅极金属702形成的VSS用分支配线74连接。各双稳态电路和清除信号用主干配线77通过由源极金属701形成的清除信号用分支配线78连接。清除信号用主干配线77和清除信号用分支配线78通过接触部CT连接。由于VSS用主干配线73和清除信号用主干配线77由栅极金属702形成，所以与上述第三实施方式不同，在栅极总线设置的接触部CT配置在比VSS用主干配线73和清除信号用主干配线77更靠显示区域一侧的位置。
〈3. 3.2 第二变形例〉图20是表示上述第三实施方式的第二变形例的栅极驱动器400及其附近的布局的图。在本变形例中，接触部CT设置于栅极总线，在接触部CT与移位寄存器区域之间的区域中形成有清除信号用主干配线77，在接触部CT与显示区域之间的区域中形成有VSS用主干配线73。清除信号用主干配线77由栅极金属702形成，VSS用主干配线73由源极金属701形成。各双稳态电路和清除信号用主干配线77通过由栅极金属702形成的清除信号用分支配线78连接。各双稳态电路和VSS用主干配线73通过由源极金属701形成的VSS用分支配线74连接。<3. 3. 3变形例的效果>在上述第一变形例和上述第二变形例中，也与上述第三实施方式同样，在具备单片式栅极驱动器的液晶显示装置中，能够在降低消耗电力的同时实现小型化，而不降低显不品质。 〈4.其它〉在上述各实施方式中以液晶显示装置为例进行了说明，但是本发明并不局限于此。在有机EL(Electro Luminescence)等其他显示装置中也能够适用本发明。符号说明7阵列基板71驱动信号用主干配线72驱动信号用分支配线73 VSS用主干配线74 VSS用分支配线75 VDD用主干配线76 VDD用分支配线400栅极驱动器(扫描信号线驱动电路)410移位寄存器600显示部701源极金属702栅极金属CKl第一栅极时钟信号CKlB第二栅极时钟信号CK2第三栅极时钟信号CK2B第四栅极时钟信号CLR清除信号CT接触部GL栅极总线VDD高电平的直流电源电位VSS低电平的直流电源电位
权利要求
1.一种显示装置，其特征在于，包括 基板； 像素电路，其形成于所述基板上的区域中的用于显示图像的显示区域中； 多个扫描信号线，该多个扫 描信号线形成在所述显示区域中，构成所述像素电路的一部分； 移位寄存器，其形成于所述基板上的区域中的所述显示区域外的区域中，包括具有第一状态和第二状态、相互串联连接且以与所述多个扫描信号线ー对一地对应的方式设置的多个双稳态电路，所述多个双稳态电路基于多个时钟信号依次成为第一状态，由此依次驱动所述多个扫描信号线； 驱动信号用主干配线，其在以作为形成有所述移位寄存器的区域的移位寄存器区域为基准与所述显示区域相反的ー侧的区域中形成，传送移位寄存器驱动信号，该移位寄存器驱动信号包括所述多个时钟信号且为用于控制所述多个双稳态电路的动作的信号； 驱动信号用分支配线，其连接所述驱动信号用主干配线和各双稳态电路； 直流电源电位用主干配线，其传送要向所述多个双稳态电路供给的直流电源电位；和 直流电源电位用分支配线，其连接所述直流电源电位用主干配线和各双稳态电路， 所述直流电源电位用主干配线形成于所述移位寄存器区域与所述显示区域之间的区域中。
2.如权利要求I所述的显示装置，其特征在干 所述基板具有包括第一金属膜和第二金属膜的层结构，所述第一金属膜形成包含设置于所述多个双稳态电路的薄膜晶体管的源极电极的配线图案，所述第二金属膜形成包含所述薄膜晶体管的栅极电极的配线图案， 所述直流电源电位用主干配线和所述直流电源电位用分支配线由所述第一金属膜和所述第二金属膜中的任ー个的同一金属膜形成。
3.如权利要求2所述的显示装置，其特征在于 在所述直流电源电位用主干配线中包括第一直流电源电位用主干配线，该第一直流电源电位用主干配线传送要向所述多个双稳态电路供给的低电平的直流电源电位。
4.如权利要求3所述的显示装置，其特征在于 所述第一直流电源电位用主干配线由所述第一金属膜形成。
5.如权利要求3所述的显示装置，其特征在于 在所述直流电源电位用主干配线中还包括第二直流电源电位用主干配线，该第二直流电源电位用主干配线传送要向所述多个双稳态电路供给的高电平的直流电源电位。
6.如权利要求5所述的显示装置，其特征在于 在所述直流电源电位用分支配线中还包括连接所述第一直流电源电位用主干配线与各双稳态电路的第一直流电源电位用分支配线；和连接所述第二直流电源电位用主干配线与各双稳态电路的第二直流电源电位用分支配线， 所述第一直流电源电位用主干配线和所述第一直流电源电位用分支配线由所述第一金属膜和所述第二金属膜中的任ー个的同一金属膜形成， 所述第二直流电源电位用主干配线和所述第二直流电源电位用分支配线由所述第一金属膜和所述第二金属膜中的任ー个的同一金属膜形成，所述第一直流电源电位用主干配线和所述第二直流电源电位用主干配线由相互不同的金属膜形成。
7.如权利要求2所述的显示装置，其特征在于 所述驱动信号用主干配线由所述第一金属膜形成。
8.如权利要求I所述的显示装置，其特征在干 构成所述直流电源电位用主干配线和所述驱动信号用主干配线的所有配线的配线宽度相互相等。
9.如权利要求I所述的显示装置，其特征在干 传送信号的主干配线形成在所述移位寄存器区域与所述显示区域之间的区域中，其中，该信号为所述移位寄存器驱动信号中的所述多个时钟信号以外的信号，并且在I帧期间中生成5次以下的脉冲。
全文摘要
本发明的目的在于，在具备单片式栅极驱动器的显示装置中，在降低消耗电力的同时实现小型化，而不降低显示品质。传送时钟信号等驱动信号的驱动信号用主干配线(71)，在以移位寄存器区域为基准与显示区域相反的一侧的区域中由源极金属(701)形成。用于传送低电平的直流电源电位的VSS用主干配线(73)，在移位寄存器区域与显示区域之间的区域中由源极金属(701)形成。构成移位寄存器(410)的双稳态电路和驱动信号用主干配线(71)通过由栅极金属(702)形成的驱动信号用分支配线(702)连接。双稳态电路和VSS用主干配线(73)通过由源极金属(701)形成的VSS用分支配线(74)连接。
文档编号G02F1/133GK102782742SQ20108006475
公开日2012年11月14日 申请日期2010年11月8日 优先权日2010年2月25日
发明者坂本真由子, 岩瀬泰章 申请人:夏普株式会社