半导体存储装置及其制造方法与流程

半导体存储装置及其制造方法
1.[相关申请]
[0002]
本技术享有以日本专利申请2021-146467号(申请日：2021年9月8日)为基础申请的优先权。本技术通过参照该基础申请而包含基础申请的所有内容。
技术领域
[0003]
本实施方式涉及一种半导体存储装置及其制造方法。


背景技术：

[0004]
作为半导体存储装置，已知有nand(not and，与非)闪存。


技术实现要素：

[0005]
本实施方式提供一种能够抑制芯片面积增大、且抑制nand串的信道电阻增大的半导体存储装置及其制造方法。
[0006]
本实施方式的半导体存储装置具备：多个第1配线，设置在与半导体衬底正交的第1方向上方；存储器柱，在所述第1方向上贯穿所述多个第1配线；及半导体层，设置在所述存储器柱的内部，在所述第1方向上延伸。另外，本实施方式的半导体存储装置还具备第2配线，该第2配线在与所述第1方向正交的第2方向上延伸，设置在比所述多个第1配线更靠所述第1方向上方，且贯穿所述半导体层。
附图说明
[0007]
图1是表示使用实施方式的半导体存储装置的存储系统的构成例的框图。
[0008]
图2是表示实施方式的非易失性存储器的构成例的框图。
[0009]
图3是表示三维结构的存储单元阵列的区块的构成例的图。
[0010]
图4a是三维结构的存储单元阵列的部分区域的示意图。
[0011]
图4b是存储单元阵列的另一示意图。
[0012]
图4c是存储单元阵列的另一示意图。
[0013]
图4d是存储单元阵列的另一示意图。
[0014]
图5a是三维结构的存储单元阵列的部分区域的剖视图。
[0015]
图5b是三维结构的存储单元阵列的部分区域的另一剖视图。
[0016]
图6～图10是表示实施方式的存储单元阵列的制造步骤的一例的存储单元阵列的俯视图、及剖视图。
[0017]
图11a～图11d是对狭缝sls的加工形状的一例进行说明的剖视图。
[0018]
图12a～图12d是对配线层631的加工形状的一例进行说明的剖视图。
[0019]
图13是对阵列芯片与电路芯片贴合而形成的半导体存储装置的结构进行说明的概略剖视图。
[0020]
图14是包含两层结构的nand串的存储单元阵列的部分区域的剖视图。
具体实施方式
[0021]
以下，参照附图，对实施方式进行说明。
[0022]
(1.构成)
[0023]
(1-1.存储系统的构成)
[0024]
图1是表示使用实施方式的半导体存储装置的存储系统的构成例的框图。实施方式的存储系统具备存储器控制器1、及作为半导体存储装置的非易失性存储器2。存储系统能够与主机连接。主机例如为个人计算机、移动终端等电子设备。
[0025]
非易失性存储器2是将数据非易失性地存储的存储器，例如具备nand存储器(nand闪存)。非易失性存储器2例如为具有每个存储单元能够存储3bit数据的存储单元的nand存储器，也就是3bit/cell(tlc：triple level cell(三阶存储单元))nand存储器。此外，非易失性存储器2也可以是能够存储1bit/cell、2bit/cell、或4bit/cell以上的多比特数据的nand存储器。另外，通常来说，非易失性存储器2包含多个存储器芯片。
[0026]
存储器控制器1根据来自主机的写入请求，控制向非易失性存储器2的数据写入。另外，存储器控制器1根据来自主机的读出请求，控制从非易失性存储器2的数据读出。在存储器控制器1与非易失性存储器2之间，收发芯片使能信号/ce、待命/忙碌信号/rb、命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读取使能信号re、/re、写保护信号/wp、作为数据的信号dq＜7:0＞、数据选通信号dqs、/dqs各信号。此外，信号名称中所附的“/”表示低电平有效。
[0027]
例如，非易失性存储器2与存储器控制器1分别形成为半导体芯片(以下，也简称为“芯片”)。
[0028]
芯片使能信号/ce是用来选择非易失性存储器2的特定存储器芯片并启用该存储器芯片的信号。待命/忙碌信号/rb是用来表示非易失性存储器2是处于待命状态(能够受理来自外部的命令的状态)、还是处于忙碌状态(无法受理来自外部的命令的状态)的信号。存储器控制器1通过接收信号r/b，从而能够了解到非易失性存储器2的状态。命令锁存使能信号cle是表示信号dq＜7:0＞为命令的信号。命令锁存使能信号cle能够将作为信号dq而发送的命令锁存在非易失性存储器2的被选择的存储器芯片中的命令寄存器中。地址锁存使能信号ale是表示信号dq＜7:0＞为地址的信号。地址锁存使能信号ale能够将作为信号dq而发送的地址锁存在非易失性存储器2的被选择的存储器芯片中的地址寄存器中。写入使能信号/we是用来将所接收到的信号撷取到非易失性存储器2中的信号，且每次在由存储器控制器1接收命令、地址、及数据时被设为有效(assert)。在信号/we为“l(low，低)”电平期间，指示非易失性存储器2撷取信号dq＜7:0＞。
[0029]
读取使能信号re、/re是用来让存储器控制器1从非易失性存储器2读出数据的信号。例如，当输出信号dq＜7:0＞时，用来控制非易失性存储器2的动作时机。写保护信号/wp是用来指示非易失性存储器2禁止数据写入及抹除的信号。信号dq＜7:0＞是在非易失性存储器2与存储器控制器1之间收发的数据的实体，包含命令、地址、及数据。数据选通信号dqs、/dqs是用来控制信号dq＜7:0＞的输入输出的时机的信号。
[0030]
存储器控制器1具备ram(random access memory，随机存取存储器)11、处理器12、主机接口13、ecc(error check and correct，错误校验和校正)电路14及存储器接口15。ram11、处理器12、主机接口13、ecc电路14及存储器接口15相互通过内部总线16相连接。
[0031]
主机接口13向内部总线16输出从主机接收到的请求、用户数据(写入数据)等。另外，主机接口13向主机发送从非易失性存储器2读出的用户数据、来自处理器12的响应等。
[0032]
存储器接口15基于处理器12的指示，控制向非易失性存储器2写入用户数据等的处理及从非易失性存储器2读出用户数据等的处理。
[0033]
处理器12统括地控制存储器控制器1。处理器12例如为cpu(central processing unit，中央处理单元)、mpu(micro processing unit，微处理单元)等。在经由主机接口13从主机接收到请求的情况下，处理器12根据这个请求来进行控制。例如，处理器12根据来自主机的请求，指示存储器接口15向非易失性存储器2写入用户数据及奇偶校验。另外，处理器12根据来自主机的请求，指示存储器接口15从非易失性存储器2读出用户数据及奇偶校验。
[0034]
处理器12针对储存在ram11中的用户数据，决定非易失性存储器2上的保存区域(存储区域)。用户数据经由内部总线16被保存在ram11中。处理器12对作为写入单位的页单位的数据(页面数据)实施存储区域的决定。在本说明书中，将非易失性存储器2的1页所保存的用户数据定义为单元数据。一般来说，单元数据是被ecc电路14进行编码而作为代码字被保存在非易失性存储器2中。在本实施方式中，编码不是必需的。存储器控制器1也可以在不进行编码的情况下将单元数据保存在非易失性存储器2中，而图1中，作为一构成例示出的是进行编码的构成。在存储器控制器1不进行编码的情况下，页面数据与单元数据一致。另外，可以基于1个单元数据来产生1个代码字，也可以基于单元数据被分割而得到的分割数据来产生1个代码字。另外，还可以使用多个单元数据来产生1个代码字。
[0035]
处理器12按每个单元数据来决定写入目标的非易失性存储器2的存储区域。对非易失性存储器2的存储区域分配了物理地址。处理器12使用物理地址来管理单元数据的写入目标的存储区域。处理器12指定所决定的存储区域(物理地址)，指示存储器接口15将用户数据写入到非易失性存储器2中。处理器12管理用户数据的逻辑地址(主机所管理的逻辑地址)与物理地址的对应。在接收到来自主机的包含逻辑地址的读出请求的情况下，处理器12特定出与逻辑地址对应的物理地址，指定物理地址并指示存储器接口15读出用户数据。
[0036]
ecc电路14对保存在ram11中的用户数据进行编码，产生代码字。另外，ecc电路14将从非易失性存储器2中读出的代码字解码。
[0037]
ram11在将从主机接收到的用户数据存储到非易失性存储器2之前暂时对其进行保存，或者在将从非易失性存储器2读出的数据发送到主机之前暂时对其进行保存。ram11例如为sram(static random access memory，静态随机存取存储器)或dram(dynamic random access memory，动态随机存取存储器)等通用存储器。
[0038]
图1中，示出了存储器控制器1分别具备ecc电路14及存储器接口15的构成例。然而，ecc电路14也可以内置在存储器接口15中。另外，ecc电路14也可以内置在非易失性存储器2中。
[0039]
当从主机接收到写入请求时，存储系统如下所述那样进行动作。处理器12将作为写入对象的数据暂时存储在ram11中。处理器12读出保存在ram11中的数据，并向ecc电路14输入该数据。ecc电路14对所输入的数据进行编码，将代码字输入到存储器接口15。存储器接口15将所输入的代码字写入到非易失性存储器2中。
[0040]
当从主机接收到读出请求时，存储系统如下所述那样进行动作。存储器接口15将从非易失性存储器2读出的代码字输入到ecc电路14。ecc电路14将所输入的代码字解码，并
将解码后的数据保存到ram11中。处理器12将保存在ram11中的数据经由主机接口13发送给主机。
[0041]
(1-2.非易失性存储器的构成)
[0042]
图2是表示本实施方式的非易失性存储器的构成例的框图。非易失性存储器2具备：逻辑控制电路21、输入输出电路22、存储单元阵列23、感测放大器24、行解码器25、寄存器26、定序器27、电压产生电路28、输入输出用垫群32、逻辑控制用垫群34、及电源输入用端子群35。
[0043]
存储单元阵列23具备多个区块。多个区块blk分别具备多个存储单元晶体管(存储单元)。存储单元阵列23中，为了控制施加于存储单元晶体管的电压而配设有多个位线、多个字线、及源极线等。后文中将对区块blk的具体构成进行说明。
[0044]
输入输出用垫群32为了与存储器控制器1之间进行包含数据在内的各信号的收发，而具备与信号dq＜7:0＞、及数据选通信号dqs、/dqs对应的多个端子(垫)。
[0045]
逻辑控制用垫群34为了与存储器控制器1之间进行各信号的收发，而具备与芯片使能信号/ce、命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读取使能信号re、/re、及写保护信号/wp对应的多个端子(垫)。
[0046]
电源输入用端子群35为了从外部向非易失性存储器2供给各种动作电源，而具备输入电源电压vcc、vccq、vpp、及接地电压vss的多个端子。电源电压vcc是作为动作电源一般来说从外部赋予的电路电源电压，例如输入3.3v左右的电压。电源电压vccq例如输入1.2v的电压。电源电压vccq是当在存储器控制器1与非易失性存储器2之间收发信号时使用。
[0047]
电源电压vpp是比电源电压vcc更加高压的电源电压，例如输入12v的电压。当向存储单元阵列23写入数据、或抹除数据时，需要20v左右的高压。此时，比起利用电压产生电路28的升压电路使约3.3v的电源电压vcc升压来说，使约12v的电源电压vpp升压能够更加快速且低功耗地产生所需的电压。电源电压vcc是向非易失性存储器2标准供给的电源，电源电压vpp是例如根据使用环境而追加或任意供给的电源。
[0048]
逻辑控制电路21及输入输出电路22经由nand总线连接于存储器控制器1。输入输出电路22在与存储器控制器1之间经由nand总线收发信号dq(例如dq0～dq7)。
[0049]
逻辑控制电路21从存储器控制器1经由nand总线接收外部控制信号(例如，芯片使能信号/ce、命令锁存使能信号cle、地址锁存使能信号ale、写入使能信号/we、读出使能信号re、/re、及写保护信号/wp)。另外，逻辑控制电路21经由nand总线向存储器控制器1发送待命/忙碌信号/rb。
[0050]
输入输出电路22在与存储器控制器1之间收发信号dq＜7:0＞、及数据选通信号dqs、/dqs。输入输出电路22将信号dq＜7:0＞内的命令及地址传送给寄存器26。另外，输入输出电路22在与感测放大器24之间收发写入数据、及读出数据。
[0051]
寄存器26具备：命令寄存器、地址寄存器、及状态寄存器等。命令寄存器暂时保存命令。地址寄存器暂时保存地址。状态寄存器暂时保存非易失性存储器2进行动作所需的数据。寄存器26例如包含sram。
[0052]
作为控制部的定序器27从寄存器26接受命令，根据基于该命令的序列来控制非易失性存储器2。
[0053]
电压产生电路28从非易失性存储器2的外部接受电源电压，使用该电源电压产生写入动作、读出动作、及抹除动作所需的多个电压。电压产生电路28将所产生的电压供给至存储单元阵列23、感测放大器24、及行解码器25等。
[0054]
行解码器25从寄存器26接受行地址，并将该行地址解码。行解码器25基于经解码的行地址来进行字线的选择动作。然后，行解码器25向所选择的区块传送写入动作、读出动作、及抹除动作所需的多个电压。
[0055]
感测放大器24从寄存器26接受列地址，并将该列地址解码。感测放大器24具有感测放大器单元群24a、及数据寄存器24b。感测放大器单元群24a与各位线连接，基于经解码的列地址来选择任一位线。另外，感测放大器单元群24a在读出数据时，检测及放大从存储单元晶体管读出到位线的数据。另外，感测放大器单元群24a在写入数据时，将写入数据传送给位线。
[0056]
数据寄存器24b在读出数据时，暂时保存由感测放大器单元群24a检测出的数据，并将该数据向输入输出电路22串行传送。另外，数据寄存器24b在写入数据时，暂时保存从输入输出电路22串行传送的数据，并将该数据向感测放大器单元群24a传送。数据寄存器24b包含sram等。
[0057]
(1-3.存储单元阵列的区块构成)
[0058]
图3是表示三维结构的存储单元阵列的区块的构成例的图。图3中示出了构成存储单元阵列23的多个区块中的1个区块blk。存储单元阵列的其它区块也具有与图3同样的构成。
[0059]
如图所示，区块blk例如包含4个串单元(su0～su3)。另外，各个串单元su包含多个nand串ns。在这里，nand串ns分别包含8个存储单元晶体管mt(mt0～mt7)、及选择栅极晶体管st1、st2。存储单元晶体管mt具备栅极、及电荷累积层，将数据非易失性地保存。此外，关于nand串ns中所包含的存储单元晶体管mt的个数，为了方便起见设为8个，但也可以为更多个。
[0060]
选择栅极晶体管st1、st2虽在电路上表示为1个晶体管，但结构上也可以与存储单元晶体管相同。另外，例如也可以使用多个选择栅极晶体管分别作为选择栅极晶体管st1、st2。进一步来说，也可以在存储单元晶体管mt与选择栅极晶体管st1、st2之间设置虚设单元晶体管。
[0061]
存储单元晶体管mt在选择栅极晶体管st1、st2之间以串联连接的方式配置。一端侧的存储单元晶体管mt7连接于选择栅极晶体管st1，另一端侧的存储单元晶体管mt0连接于选择栅极晶体管st2。
[0062]
串单元su0～su3各自的选择栅极晶体管st1的栅极分别连接于选择栅极线sgd0～sgd3(以下，在无需区分这些选择栅极线的情况下，称作选择栅极线sgd)。另一方面，选择栅极晶体管st2的栅极在位于同一区块blk内的多个串单元su之间，共通地连接于同一选择栅极线sgs。另外，位于同一区块blk内的存储单元晶体管mt0～mt7的栅极分别共通连接于字线wl0～wl7。也就是说，字线wl0～wl7及选择栅极线sgs在同一区块blk内的多个串单元su0～su4之间共通地连接，与此相对，选择栅极线sgd即便是在同一区块blk内也是针对每个串单元su0～su3相独立。
[0063]
在构成nand串ns的存储单元晶体管mt0～mt7的栅极分别连接着字线wl0～wl7。在
区块blk内位于同一行的存储单元晶体管mti的栅极连接于同一字线wli。此外，在以下的说明中，有时将nand串ns简称为“串”。
[0064]
各nand串ns连接于对应的位线。因此，各存储单元晶体管mt经由nand串ns所包含的选择栅极晶体管st或其它存储单元晶体管mt而连接于位线。如上所述，位于同一区块blk内的存储单元晶体管mt的数据被一次性抹除。另一方面，数据的读出及写入是以存储单元群组mg为单位(或以页为单位)进行。在本说明书中，将连接于1个字线wli且属于1个串单元su的多个存储单元晶体管mt定义为存储单元群组mg。在读出动作及写入动作时，根据物理地址来选择1条字线wli及1条选择栅极线sgd，从而选择存储单元群组mg。
[0065]
(1-4.非易失性存储器的平面结构)
[0066]
图4a是三维结构的存储单元阵列的部分区域的示意图。图4a中示出了1个区块blk的示意图。以下的说明中，将与半导体衬底表面平行的平面内，位线bl的延伸方向设为d1。另外，将与半导体衬底表面平行且与d1正交的方向设为d2。另外，将与半导体衬底表面正交的方向设为d3。
[0067]
存储单元阵列23具有单元区域cr、及阶梯区域sr。单元区域cr是形成有nand串ns的区域。阶梯区域sr是形成有接点ct的区域，所述接点ct连接选择栅极线sgs及字线wl0～wl7、与位于d3方向上方且未图示的配线层。本实施方式中，在半导体衬底的上方依次积层着选择栅极线sgs及字线wl0～wl7。当从d3方向上方进行观察时，与字线wl0～wl7、及选择栅极线sgs连接的接点ct是以不重叠的方式配置，因此使得位于下层的配线的面积形成为大于位于上层的配线的面积。也就是说，在选择栅极线sgs的上表面形成有未积层字线wl0的区域(阶梯)。同样地，在字线wli(i＝0～6)的上表面形成有未积层字线wl(i+1)的区域(阶梯)。在这些阶梯上形成着接点ct。图4a示出了具有三阶阶梯结构的阶梯区域sr的一例。也就是说，选择栅极线sgs及字线wl0～wl7被加工成在d2方向上相邻的阶梯之间的阶差为3层，在d1方向上相邻的阶梯之间的阶差为1层。
[0068]
图4a中示出了形成在存储单元阵列23中的单元区域cr的一部分、及阶梯区域sr的一部分。如图4a所示，在d2方向上延伸的字线wl的朝向d1方向的2个侧面，设置着在d2方向上延伸的狭缝sl1～sl3。
[0069]
构成1个区块blk的4个串单元su0～su3在d1方向上并排地配置。狭缝sl1设置在串单元su0、与未图示的其它区块blk的串单元su之间。另外，狭缝sl2设置在串单元su1与su2之间。进而，狭缝sl3设置在串单元su3、与未图示的其它区块blk的串单元su之间。也就是说，在狭缝sl1与狭缝sl3之间配置着4个串单元su0～su3。设置狭缝sl1～sl3以将选择栅极线sgs及字线wl分离的方式设置。此外，狭缝sl1、sl3形成为从单元区域cr延伸到阶梯区域sr，且将相邻的区块blk之间的选择栅极线sgs及字线wl0～wl7分断。另一方面，狭缝sl2仅形成在单元区域cr，虽设置为将选择栅极线sgs及字线wl0～wl7分离，但未到达阶梯区域sr。也就是说，在狭缝sl2的位于d2方向右侧的阶梯区域sr内，选择栅极线sgs及字线wl0～wl7电连接。
[0070]
串单元su中设置着多个存储器柱mp。存储器柱mp与nand串ns内的存储单元晶体管mt0～mt7、及选择栅极晶体管st1、st2对应。在d3方向上延伸而形成的存储器柱mp贯穿选择栅极线sgs及字线wl0～wl7。关于存储器柱mp的结构详情，将在后文中进行说明。
[0071]
单元区域cr的存储器柱mp以八连锯齿排列配置。也就是说，在相邻的狭缝sl之间
配置着8列存储器柱列mpl，这些存储器柱列mpl包含d1方向上的位置相同且d2方向上等间隔地配置的多个存储器柱mp。图4a所示的一例中，由于在狭缝sl之间配置着2个串单元su，因此1个串单元su包含4个存储器柱列mpl。
[0072]
更具体来说，例如，在串单元su0中，存储器柱mp1与存储器柱mp2在d1方向上相邻地配置，存储器柱mp3与存储器柱mp4在d1方向上相邻地配置。另外，存储器柱mp5与存储器柱mp6在d1方向上相邻地配置，存储器柱mp7与存储器柱mp8在d1方向上相邻地配置。进一步来说，存储器柱mp3与存储器柱mp7在d2方向上相邻地配置，存储器柱mp1与存储器柱mp5在d2方向上相邻地配置。另外，存储器柱mp4与存储器柱mp8在d2方向上相邻地配置，存储器柱mp2与存储器柱mp6在d2方向上相邻地配置。
[0073]
并且，存储器柱mp1在d1方向上，配置在存储器柱mp3与存储器柱mp4之间，在d2方向上，配置在不同于存储器mp3及存储器柱mp4的位置。存储器柱mp4在d1方向上，配置在存储器柱mp1与存储器柱mp2之间，在d2方向上，配置在不同于存储器柱mp1及存储器柱mp2的位置。另外，存储器柱mp5在d1方向上，配置在存储器柱mp7与存储器柱mp8之间，在d2方向上，配置在不同于存储器柱mp7与存储器柱mp8的位置。存储器柱mp8在d1方向上，配置在存储器柱mp5与存储器柱mp6之间，在d2方向上，配置在不同于存储器柱mp5与存储器柱mp6的位置。
[0074]
选择栅极线sgd形成为在d2方向上延伸。串单元su0～3中分别各配置着4条选择栅极线sgd。也就是说，存储器柱列mpl与选择栅极线sgd是一一对应的。在以下的说明中，当表达特定的选择栅极线时使用附有下标的符号。例如，将串单元suj(j＝0、1、2、
…
)的配置在从d1方向上数第k条的选择栅极线表示为选择栅极线sgdj_k。当表示任意选择栅极线时，表述为选择栅极线sgd。
[0075]
串单元su0中配置着4条选择栅极线sgd0_1、sgd0_2、sgd0_3、sgd0_4。各条选择栅极线sgd0_1、sgd0_2、sgd0_3、sgd0_4在d1方向上配置在不同的位置。选择栅极线sgd的宽度(d1方向上的长度)形成为小于存储器柱mp的直径。选择栅极线sgd0_1形成为贯穿在d1方向上配置在相同位置且沿着d2方向并排地配置的多个存储器柱mp3、mp7。另外，选择栅极线sgd0_2形成为贯穿在d1方向上配置在相同位置且沿着d2方向并排地配置的多个存储器柱mp1、mp5。进而，选择栅极线sgd0_3形成为贯穿在d1方向上配置在相同位置且沿着d2方向并排地配置的多个存储器柱mp4、mp8。另外，选择栅极线sgd0_4形成为贯穿在d1方向上配置在相同位置且沿着d2方向并排地配置的多个存储器柱mp2、mp6。也就是说，以多条选择栅极线sgd中的任一条贯穿1个存储器柱mp的方式配置选择栅极线sgd与存储器柱mp。在选择栅极线sgd与存储器柱mp的交点处形成有选择栅极晶体管st1。
[0076]
配置在串单元su0中的4条选择栅极线sgd0_1、sgd0_2、sgd0_3、sgd0_4在阶梯区域sr内，经由通孔va与配线vl0电连接。也就是说，从配线vl0对选择栅极线sgd0_1、sgd0_2、sgd0_3、sgd0_4施加相同的电压。同样地，选择栅极线sgd1_0～sgd1_3与配线vl1、选择栅极线sgd2_0～sgd2_3与配线vl2、及选择栅极线sgd3_0～sgd3_3与配线vl3在阶梯区域sr内，分别经由通孔va而电连接。也就是说，构成为从相同配线vl对配置在相同串单元su中的选择栅极线sgd施加电压，从不同配线vl对配置在不同串单元su中的选择栅极线施加电压，因此能够对所属的串单元su不同的选择栅极线sgd施加相互独立的电压。此外，通孔va的截面形状虽表示为椭圆，但也可以是圆形形状等。
[0077]
在存储器柱mp上形成着接触插塞cp2。另外，接触插塞cp2与在d1方向上延伸的多个位线bl中的任一个连接。也就是说，串单元su内的多个存储器柱mp经由接触插塞cp2分别与不同的位线bl连接。更具体来说，例如，存储器柱mp1～mp8分别与不同的位线bl连接。1个位线bl上共通地连接着各串单元su的1个存储器柱mp。如图4a所示，当在各串单元su中，多个存储器柱mp以成为四列锯齿配置的方式排列时，各位线bl的宽度成为在1个存储器柱mp的上方能够配置2条位线bl的宽度。也就是说，位线间距p_bl(位线宽度+位线间隔)是存储器孔间距p_mh(存储器孔mh的直径+在d2方向上相邻的存储器孔的间隔)的四分之一。
[0078]
此外，构成1个区块blk的串单元su的数量、或构成1个串单元su的存储器柱列mpl的数量能够任意地设定。例如，在八连锯齿排列的存储器柱mp中，1个区块blk可包含4个串单元su，1个串单元su可包含2条存储器柱列。图4b中示出了存储单元阵列的另一示意图。图4b所示的存储单元阵列中，各串单元su的多个存储器柱mp是以朝向d2方向呈两列锯齿配置的方式排列。在狭缝sl1与狭缝sl2之间配置着构成1个区块blk的4个串单元su0～su3，在狭缝sl2与狭缝sl3之间配置着构成另一区块blk的4个串单元su0～su3。
[0079]
串单元su0包含2条选择栅极线sgd0_1、sgd0_2。选择栅极线sgd0_1、sgd0_2经由通孔va与配线vl0电连接。同样地，选择栅极线sgd1_1、sgd1_2与配线vl1、选择栅极线sgd2_1～sgd2_2与配线vl2、及选择栅极线sgd3_0、sgd3_1与配线vl3分别经由通孔va而电连接。也就是说，能够对所属的串单元su不同的选择栅极线sgd施加相互独立的电压。此外，在各串单元su中，多个存储器柱mp以成为两列锯齿配置的方式排列时，各位线bl的宽度成为在1个存储器柱mp的上方能够配置1条位线bl的宽度。也就是说，位线间距p_bl是存储器孔间距p_mh的二分之一。因此，比起图4a所示的构成，图4b所示的构成中的位线的宽度形成得更宽。
[0080]
图4c、及图4d中示出了存储单元阵列的另一示意图。图4c是表示如下情况的图，即，在八连锯齿排列的存储器柱mp中，1个区块blk包含8个串单元su，且1个串单元su包含2条存储器柱列。图4d是表示如下情况的图，即，在八连锯齿排列的存储器柱mp中，1个区块blk包含8个串单元su，且1个串单元su包含1条存储器柱列。此外，如图4d所示，当在各串单元su中，多个存储器柱mp以成为一列锯齿配置的方式排列时，各位线bl的宽度成为在2个存储器柱mp的上方能够配置1条位线bl的宽度。也就是说，位线间距p_bl与存储器孔间距p_mh相同。这样的话，构成1个区块blk的串单元su的数量、或构成1个串单元su的存储器柱列mpl的数量能够任意地设定。
[0081]
另外，存储器柱mp的排列也可以是其它配置图案而非锯齿配置。无论存储器柱mp的排列如何，各串单元su的选择栅极线sgd都形成为在规定的方向(在图4a～图4d的情况下为d2方向)上延伸，且在该串单元su内贯穿沿着与选择栅极线sgd相同的方向排列的多个存储器柱mp。
[0082]
(1-5.非易失性存储器的截面结构)
[0083]
接下来，针对存储单元阵列的截面结构，使用图5a进行说明。图5a是三维结构的存储单元阵列的部分区域的剖视图，且是沿着图4的a1-a2线的剖视图。
[0084]
存储单元阵列23具有三维结构。如图5a所示，p型阱区域(p-well)上形成着多个nand串ns。也就是说，在p型阱区域上积层着作为选择栅极线sgs发挥功能的多个配线层633。进而在这多个配线层633的上层积层着作为字线wli发挥功能的第1配线、即多个配线层632。这些配线层632、633中，在d3方向上相邻的配线层之间设置着未图示的绝缘层。此
外，图4中，为了方便说明，示出了作为字线wli发挥功能的配线层632积层了8层而成的结构，但也可以积层更多层的配线层632。
[0085]
并且，形成有贯穿这些配线层633、632并到达p型阱区域的存储器柱634。在存储器柱634的侧面依次形成着阻挡绝缘膜635、电荷累积层636、及隧道绝缘膜637，进而在存储器孔634内嵌入有半导体柱638。半导体柱638例如包含多晶硅，当nand串ns中所包含的存储单元晶体管mt以及选择栅极晶体管st1及st2进行动作时，作为形成信道的区域发挥功能。例如，存储器柱634与配线层633交叉的部分作为选择栅极晶体管st2发挥功能。存储器柱634与配线层632分别交叉的部分作为存储单元晶体管(存储单元)mt发挥功能。
[0086]
进而，在半导体柱638的内部嵌入有核心层638a。核心层638a的上表面形成在于d3方向上比存储器柱634的上表面低规定距离、且于d3方向上比处在最高位置的配线层632的上表面高规定距离的位置。半导体柱638位于核心层638a上。也就是说，核心层638a在d1、d2及d3方向上被半导体柱638包围。存储器柱634的比核心层638a靠上方的部分穿过半导体柱638的中心轴，形成在d2方向上延伸的狭缝sls。该狭缝sls中形成着选择栅极晶体管st1。
[0087]
在配线层632的上方、更具体来说是从配线层632的最上表面到存储器柱634的上表面之间，形成着在d2方向上延伸的多个配线层631(第2配线)。作为选择栅极线sgd发挥功能的多个配线层631在d1方向上隔开间隔地排列。配线层631在d1方向上的长度短于半导体柱638在d1方向上的长度。另外，配线层631在d3方向上的长度长于配线层631在d1方向上的长度。配线层631在d3方向上的长度被设定为与选择栅极晶体管st1所需的临界特性相应的长度，例如为相当于3～4条配线632在d3方向上的厚度的程度。各个配线层631设置成通过在d1方向上配置在相同位置的多个存储器柱634的狭缝sls内(图4a)。在半导体柱638与配线层631对向的面上形成着栅极绝缘膜641。在配线层631与栅极绝缘膜641之间形成着成为阻隔金属的导电层(省略图示)。在比配线层631的上表面更靠上方的狭缝sls内填充着绝缘层642。
[0088]
此外，如图5b所示，也可以是如下结构，即，在核心层638a上不设置半导体柱638，核心层638a的上表面与栅极绝缘膜641的下表面直接相接。图5b是三维结构的存储单元阵列的部分区域的另一剖视图。
[0089]
阻挡绝缘膜635、隧道绝缘膜637、栅极绝缘膜641、核心层638a、及绝缘层642例如由氧化硅膜形成。电荷累积层636例如由氮化硅膜形成。
[0090]
在比存储器柱634的上表面更靠上层，隔着绝缘层设置着配线层643。在d1方向上延伸的配线层643形成为带状，与位线bl对应。多个配线层643在d2方向上隔开间隔地排列(图4a)。
[0091]
在半导体柱638的上端设置着第1接触插塞639。进而在第1接触插塞的上端设置着第2接触插塞640。第1接触插塞639与第2接触插塞640例如由钨等导电体形成，将半导体柱638与配线层643电连接。具体来说，配线层643经由第1接触插塞639及第2接触插塞640与和每个串单元su对应的1个存储器柱634的半导体柱638电连接。此外，并不限定于这种构成，也可以是存储器柱634内的半导体柱638及配线层643之间经由多个接点或配线等而连接。
[0092]
(2.制造方法)
[0093]
接下来，对本实施方式中的存储单元阵列23的制造方法的一例进行说明。图6～图10分别示出了表示实施方式的存储单元阵列的制造步骤的一例的存储单元阵列的俯视图、
及沿着a1-a2线的剖视图(a1-a2截面)。图6～图10的剖视图示出了比配线层632中自上算起第2层(wl6)更靠上方及比第1接触插塞639更靠下方的区域。
[0094]
以下，对使用如下方法作为配线层632、633的形成方法的情况进行说明，所述方法是在利用牺牲层形成相当于配线层632、633的结构之后，去除牺牲层并替换为导电材料(以下，表述为“取代”)。
[0095]
首先，在半导体衬底71上，利用cvd(chemical vapor deposition，化学气相沉积)等交替地积层绝缘层、及对应于配线层633的4层牺牲层。接着，交替地积层绝缘层651、及对应于配线层632的8层牺牲层632a。牺牲层632a使用与针对绝缘层651的湿式蚀刻的选择比较高的材料。例如，在绝缘层651是由氧化硅膜形成的情况下，牺牲层632a使用氮化硅膜。
[0096]
接着，形成存储器柱mp。具体来说，首先，在最上层的绝缘层651的上表面形成硬质掩模，去除形成存储器柱mp区域的硬质掩模。也就是说，以仅存储器柱mp的形成区域的绝缘层651露出的方式，对硬质掩模进行图案化。接着，使用各向异性蚀刻，形成深孔(孔)，该深孔贯穿12层牺牲层632a与绝缘层，且底面到达作为源极线的半导体衬底71。在卸除硬质掩模之后，依次积层阻挡绝缘膜635、电荷累积层636、及隧道绝缘膜637。
[0097]
然后，使用各向异性蚀刻等，去除最上层的绝缘层651、及孔底面的阻挡绝缘膜635、电荷累积层636、及隧道绝缘膜637，使半导体衬底71在孔的底面露出。利用cvd等，在整个面依次堆积多晶硅膜与氧化硅膜之后，进行回蚀(在不使用硬质掩模的情况下，对在上表面露出的部分通过各向异性蚀刻进行整面蚀刻)，将半导体柱638与核心层638a嵌入孔内。然后，去除孔内的核心层638a直到比最上层的牺牲层632a高出规定距离的位置为止。利用cvd等在整个面堆积多晶硅膜之后，进行回蚀，将半导体柱638嵌入孔上部。
[0098]
向半导体柱638的从核心层638a的上表面到距离孔上表面为规定深度为止的部分，使用离子注入技术及扩散技术，将p型杂质(例如，硼(b))注入、扩散，从而形成p型杂质层638_1。进而向半导体柱638的距离孔上表面为规定深度为止的部分，使用离子注入技术及扩散技术，将n型杂质(例如，砷(as))注入、扩散，从而形成n型杂质层638_2。p型杂质层638_1用作形成选择栅极晶体管st1的信道的区域。n型杂质层638_2使之后所形成的第1接触插塞639与半导体柱638的连接电阻较低。进而使用cvd等，在整个上表面堆积绝缘层651。通过执行以上一系列的顺序，从而形成图6所示的结构。
[0099]
接着，使用cvd等，在整个面依次积层蚀刻终止层652、底层653、绝缘层654。蚀刻终止层652是由与构成之后所要形成的绝缘层642的膜的蚀刻选择比较大的膜形成。例如，在绝缘层642由氧化硅膜形成的情况下，蚀刻终止膜652由氮化硅膜形成。底层653例如由含碳膜(sоc(spin on carbon，旋涂碳)膜等)形成。绝缘层654例如由sog(spin on glass，旋涂玻璃)膜形成。在绝缘层654的上表面形成硬质掩模655，去除形成狭缝sls区域的硬质掩模655。也就是说，以仅狭缝sls的形成区域的绝缘层654露出的方式，对硬质掩模655进行图案化。通过执行以上的顺序，从而形成图7所示的结构。
[0100]
然后，通过各向异性蚀刻，对未形成硬质掩模655的区域的绝缘层654、底层653、蚀刻终止层652、绝缘层651、及半导体柱638进行蚀刻，形成狭缝sls。然后，通过灰化或湿式蚀刻(使用药液等的各向同性蚀刻)等，依次去除硬质掩模655、绝缘层654、及底层653。通过执行以上的顺序，而形成用来将作为选择栅极晶体管st1的栅极的配线层631嵌入的狭缝sls，从而形成图8所示的结构。此外，在狭缝sls的宽度(d1方向)较宽的情况下，d1方向上的狭缝
sls与隧道绝缘膜637的距离会变短，因此选择栅极晶体管st1的信道区域的深度会变浅。另外，在狭缝sls的宽度较宽的情况下，在存储器柱mp上部露出的半导体柱638的面积会变小。在这种情况下，半导体柱638与第1接触插塞639的接触面积变小，可能会导致电阻变高或断线。为了防止所述情况的出现，狭缝sls的宽度较理想的是形成为与核心层638a的宽度相同的程度。
[0101]
由于绝缘层651与半导体柱638的蚀刻速率存在差，因此存储器柱mp与其它区域之间，狭缝sls的底面高度有时会产生差。图11a～图11d是对狭缝sls的加工形状的一例进行说明的剖视图，示出了沿着图8的b1-b2线的截面(a1-a2截面)。图11a示出了绝缘层651的蚀刻速率高于半导体柱638的情况，图11b示出了半导体柱638的蚀刻速率高于绝缘层651的情况。另外，图11c中示出了使用图11a所示的形状的结构体所制造的存储单元阵列23中，比配线层632中自上算起第2层(wl6)更靠上方及比第1接触插塞639更靠下方的区域。图11d中示出了使用图11b所示的形状的结构体所制造的存储单元阵列23中，比配线层632中自上算起第2层(wl6)更靠上方及比第1接触插塞639更靠下方的区域。
[0102]
在绝缘层651与半导体柱638的蚀刻速率的差不同的情况下，如图11a、图11b所示，狭缝sls的底面有时会变成凹凸形状。在图11a所示的形状的情况下，半导体柱638的上表面高于绝缘层651的上表面，在图11b所示的形状的情况下，半导体柱638的上表面低于绝缘层651的上表面。由于沿着狭缝sls的底面形成作为选择栅极线sgd发挥功能的配线层631，因此当在狭缝sls的底面形成凹凸时，配线层631在高度方向(d3方向)上也形成凹凸。这样的话，配线层631的d3方向下表面也可以形成凹凸形状。
[0103]
接着，通过热氧化等，使在狭缝sls的内壁露出的多晶硅氧化，形成栅极氧化膜641。此外，栅极氧化膜641也可以使用cvd等使氧化硅膜堆积的方法而形成。然后，利用溅镀或cvd等，在整个面形成作为阻隔金属的导电层656(例如，氮化钛)之后，利用cvd将作为配线层631的导电体膜(例如，钨)嵌入狭缝sls内。进而利用湿式蚀刻对从狭缝sls的底面超出规定高度的导电体膜进行蚀刻，形成配线层631。利用cvd等，在整个上表面形成绝缘层642，向狭缝sls内填充绝缘层642。通过执行以上的顺序，从而形成图9所示的结构。
[0104]
图12a～图12d是对配线层631的加工形状的一例进行说明的剖视图，图中示出了湿式蚀刻之后且嵌入绝缘层642之前的图9中以虚线包围的区域c1。图12a示出了配线层631的蚀刻速率高于导电层656的情况，图12b示出了导电层656的蚀刻速率高于配线层631的情况。图12c中示出了使用图12a所示的形状的结构体所制造的存储单元阵列23中，比区域c1更靠上方及比绝缘层657更靠下方的区域。图12d中示出了使用图12b所示的形状的结构体所制造的存储单元阵列23中，比区域c1更靠上方及比绝缘层657更靠下方的区域。由于狭缝sls的宽度较窄，因此当嵌入作为配线层631的导电体膜时，配线层631可能无法形成得较为平坦。也就是说，配线层631在宽度方向(d1方向)上，可能会在中央部分形成凹处(凹槽)。
[0105]
另外，在图12a所示的形状的情况下，导电层656的上表面高于配线层631的上表面，在图12b所示的形状的情况下，导电层656的上表面低于配线层631的上表面。这样的话，也可以在配线层631表面形成凹处、或者配线层631与作为阻隔金属层的导电层656的高度存在差异。
[0106]
然后，利用cmp(chemical mechanical polishing，化学机械抛光)，通过研磨去除位于比蚀刻终止层652更靠上层的绝缘层642。也就是说，利用cmp向狭缝sls中嵌入绝缘层
642，使整个面变得平坦。在通过湿式蚀刻等去除蚀刻终止层652之后，实施取代操作。具体来说，通过各向异性蚀刻，对底面到达半导体衬底71的狭缝sl1～sl3在规定的部位进行加工。接着，通过湿式蚀刻，从狭缝sl1～sl3中去除牺牲层632a，形成空隙。向空隙中嵌入导电体膜(例如，钨)之后，去除形成在狭缝sl1～sl3内及最上层的绝缘层651上的导电体膜，而形成配线层632、633。然后，向狭缝sl1～sl3中嵌入绝缘层645。由此，完成取代操作，成功形成作为选择栅极线sgs的配线层633、及作为字线wl的配线层622。
[0107]
然后，形成第1接触插塞639。首先，利用cvd等，在整个上表面堆积绝缘层657。然后，在绝缘层657的上表面形成硬质掩模。然后，去除形成第1接触插塞639区域的硬质掩模。也就是说，以仅第1接触插塞639形成区域的绝缘层657露出的方式，对硬质掩模进行图案化。然后，通过各向异性蚀刻，对未形成硬质掩模的区域的绝缘层657、及绝缘层651进行蚀刻直到存储器柱mp的上表面为止，从而形成接触孔。通过灰化或湿式蚀刻等去除硬质掩模之后，利用cvd等，向接触插塞嵌入导电体膜(例如，钨)。最后，去除形成在最上层的绝缘层657上的导电体膜，而形成第1接触插塞639。通过执行以上的顺序，从而形成图10所示的结构。
[0108]
然后，在整个面形成绝缘层之后，在第1接触插塞639上的规定位置形成包含导电体膜的第2接触插塞640，并在第2接触插塞640的上层形成配线层643，从而形成图5所示的结构。
[0109]
这样，根据本实施方式，以贯穿存储器柱mp的半导体柱638的方式形成选择栅极线sgd。具体来说，选择栅极线sgd包含在与位线bl正交的方向(d2方向)上延伸且在d1方向上配置着多条的配线。各条选择栅极线sgd配置成在d2方向上贯穿d1方向上的位置相等的存储器柱mp。
[0110]
例如，与字线wl或选择栅极线sgs同样地，有时以包围圆筒形状的半导体柱638的方式形成选择栅极线sgd。在这种情况下，选择栅极线sgd在d1方向上的宽度大于存储器柱mp的半导体柱638在d1方向上的宽度。选择栅极线sgd不同于选择栅极线sgs或字线wl，需要按每个串单元su而分离，在一条字线wl上配置多条选择栅极线sgd。因此，需要使相邻的选择栅极线sgd彼此隔开一定距离，例如有时在d1方向上存储单元阵列23的区域会增加。
[0111]
对此，根据本实施方式的构成，由于选择栅极线sgd是以贯穿存储器柱mp的半导体柱638的方式形成，因此选择栅极线sgd在d1方向上的宽度小于存储器柱mp的半导体柱638在d1方向上的宽度。因此，相邻选择栅极线sgd彼此隔开的距离得到了充分地保证，例如能够防止d1方向上的芯片面积增大。
[0112]
进而，根据本实施方式，在存储器柱mp的半导体柱638形成着选择栅极晶体管st1的信道。例如，在存储器柱mp形成选择栅极晶体管st2与存储器晶体管mt之后，在存储器柱mp的上方形成按每个串单元su预先分离的选择栅极晶体管st1，使选择栅极晶体管st1的信道形成区域与存储器柱的半导体柱638接触连接，在这种情况下，接触连接部分可能会出现电阻增大的情况。
[0113]
对此，根据本实施方式的构成，选择栅极晶体管st2、存储器晶体管mt、选择栅极晶体管st1的信道是形成在半导体柱638中。因此，由于电流路径内不存在不同的半导体层彼此接触连接的部分，因此能够抑制电阻增大。
[0114]
另外，根据本实施方式，相同串单元su中所包含的nand串的选择栅极线sgd是以与
相同的电压供给线连接并被供给相同电压的方式构成。也就是说，根据本实施方式的构成，1个串单元su中所包含的存储器柱mp的列数能够任意地设定，设计的自由度提高。
[0115]
此外，本实施方式的半导体存储装置无论存储单元阵列23与外围电路(输入输出电路22或逻辑控制电路21等构成非易失性存储器2的存储单元阵列23以外的构成要素)的配置结构如何，都能够适用。例如，可以是在半导体衬底71上横向并排地配置着存储单元阵列23与外围电路的结构，也可以是在半导体衬底71上形成着外围电路且在外围电路的上方形成着存储单元阵列23的结构。进而，还可以是以不同的芯片形成存储单元阵列23与外围电路之后将它们贴合而成的结构。
[0116]
图13是对阵列芯片与电路芯片贴合而形成的半导体存储装置的结构进行说明的概略剖视图。如图13所示，半导体存储装置具有阵列芯片700与电路芯片800贴合而成的构成。阵列芯片700形成有存储单元阵列23、及用来连接存储单元阵列23与电路芯片800的各种配线。阵列芯片700包含阵列区域与外围区域，存储单元阵列23形成在阵列区域。作为形成在阵列区域的存储单元阵列23，可使用图5所示的结构的存储单元阵列。也就是说，作为选择栅极线sgs的配线层633、与作为字线wl的配线层632形成为与半导体衬底71的表面平行的平板状，作为选择栅极线sgd的多个配线层631在与作为位线bl的配线层643的延伸方向(d1)正交的方向(d2方向)上延伸，且在d1方向上以规定间隔配置。各个配线层631以在配线层632的上方贯穿存储器柱mp的方式形成。配线层643经由接触插塞或其它配线层而与任一贴合电极701电连接。贴合电极701用来与电路芯片800连接。
[0117]
电路芯片800形成有逻辑控制电路21、感测放大器24、行解码器25、寄存器26、定序器27、电压产生电路28等。形成在半导体衬底81上的多个晶体管tr的栅极电极、源极、及漏极经由接触插塞或多个配线层而与任一贴合电极801电连接。贴合电极801与对向的贴合电极701电连接。
[0118]
在电路芯片800在d3方向上的上表面设置着多个电极垫pd。电极垫pd用来连接半导体存储装置1与外部设备。电极垫pd经由接触插塞或配线层而与任一贴合电极801电连接。在电路芯片800在d3方向上的上表面形成有作为钝化膜发挥功能的绝缘层82。在绝缘层82设置着与电极垫pd对应的开口部。对于这种贴合结构的半导体存储装置，也能通过将上述结构适用于nand串的选择栅极线sgd，从而抑制芯片面积增大，且抑制nand串的信道电阻增大。
[0119]
进而，如图14所示，实施方式的半导体存储装置还能够适用于nand串ns由两层结构所形成的情况。图14是包含两层结构的nand串的存储单元阵列的部分区域的剖视图。
[0120]
图5所示那样的三维nand存储单元阵列可通过如下方法形成，即，在积层作为选择栅极线sgs的配线层633、及作为字线的多个配线层632之后，对存储器柱634一次性地进行加工，以贯穿存储器柱634的方式对作为选择栅极线sgd的配线层631进行加工。但是，例如，在积层数量较多的三维nand存储单元阵列中，对存储器柱634进行加工时，纵横比变高，加工有时会变得困难。因此，有时将积层配线层632而形成存储器柱634的处理分多次来进行。
[0121]
在这里，以进行2次配线层632的积层与存储器柱634的加工而形成的两层结构的nand串ns作为一例进行说明。两层结构的nand串ns具有在下层部(lower tier)lt与上层部(upper tier)ut之间隔着被称作接头部jt的导电层644的结构。也就是说，在积层作为选择栅极线sgs的配线层633、与作为一部分字线的多个配线层632之后，对存储器柱634进行加
工，以贯穿存储器柱634的方式加工作为下层部用的选择栅极线sgd的配线层631，从而形成下层部lt。之后，在积层作为接头部jt的导电层644之后，积层剩下的作为字线的多个配线层633，然后对存储器柱634进行加工，以贯穿存储器柱634的方式加工作为上层部用的选择栅极线sgd的配线层631，从而形成上层部ut。这样的话，也可以将上述结构适用于两层结构的nand串ns的各层中的选择栅极线sgd。此外，也可以不介置作为接头部jt的导电层644，而使下层部lt与上层部ut直接连接。
[0122]
以上所说明的本发明的实施方式是作为一例被示出，并不意在限定发明的范围。该新颖的实施方式能够通过其它各种方式实施，在不脱离发明主旨的范围内能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[0123]
[符号的说明]
[0124]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器控制器
[0125]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
非易失性存储器
[0126]
11
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
ram
[0127]
12
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
处理器
[0128]
13
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
主机接口
[0129]
14
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
ecc电路
[0130]
15
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器接口
[0131]
16
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
内部总线
[0132]
21
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
逻辑控制电路
[0133]
22
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
输入输出电路
[0134]
23
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储单元阵列
[0135]
24
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
感测放大器
[0136]
24a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
数据寄存器
[0137]
24b
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
感测放大器单元群
[0138]
25
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
行解码器
[0139]
26
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
寄存器
[0140]
27
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
定序器
[0141]
28
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电压产生电路
[0142]
32
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
输入输出用垫群
[0143]
33
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
垫
[0144]
34
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
逻辑控制用垫群
[0145]
35
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电源输入用端子群
[0146]
71,81
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体衬底
[0147]
631,632,633,643
ꢀꢀꢀ
配线层
[0148]
632a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
牺牲层
[0149]
634
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
存储器柱
[0150]
635
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阻挡绝缘膜
[0151]
636
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电荷累积层
[0152]
637,641
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
栅极绝缘膜
[0153]
638
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体柱
[0154]
638a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
核心层
[0155]
638_1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
p型杂质层
[0156]
638_2
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
n型杂质层
[0157]
639
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1接触插塞
[0158]
640
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2接触插塞
[0159]
82,642,651,654,657 绝缘层
[0160]
644,656
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
导电层
[0161]
652
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
蚀刻终止层
[0162]
653
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
底层
[0163]
655
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
硬质掩模
[0164]
700
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
阵列芯片
[0165]
701,801
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
贴合电极
[0166]
800
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
电路芯片。