技术特征：
1.一种半导体存储装置，具备：多个第1配线，设置在与半导体衬底正交的第1方向上方；存储器柱，在所述第1方向上贯穿所述多个第1配线；半导体层，设置在所述存储器柱的内部，在所述第1方向上延伸；及第2配线，在与所述第1方向正交的第2方向上延伸，设置在比所述多个第1配线更靠所述第1方向上方，且贯穿所述半导体层。2.根据权利要求1所述的半导体存储装置，其具备在所述第2方向上排列的多个所述存储器柱，且所述第2配线贯穿多个所述存储器柱。3.根据权利要求1所述的半导体存储装置，其中在与所述第2方向正交的截面内，所述第2配线在所述第1方向上的长度长于所述第2配线在与所述第1方向及第2方向正交的第3方向上的长度。4.根据权利要求1所述的半导体存储装置，其具有多个包含多个所述第2配线的配线群组，属于同一所述配线群组的所述第2配线被供给相同电压。5.一种半导体存储装置的制造方法，包含如下步骤：在半导体衬底上形成多个平板状的第1配线；形成在与半导体衬底正交的第1方向上贯穿所述多个第1配线的深孔；向所述深孔的内部嵌入在所述第1方向上延伸的半导体层；及形成第2配线，所述第2配线贯穿比所述多个第1配线层更靠上方的所述半导体层且在与所述第1方向正交的第2方向上延伸。
技术总结
本发明的实施方式提供一种能够抑制芯片面积增大、且抑制NAND串的信道电阻增大的半导体存储装置及其制造方法。实施方式的半导体存储装置(2)具备：多个配线层(632)，积层在半导体衬底(71)上；存储器柱(634)，在D3方向上贯穿多个配线层(632)；及半导体柱(638)，设置在存储器柱(634)的内部，在D3方向上延伸。另外，实施方式的半导体存储装置(2)还具备配线层(631)，该配线层(631)在D2方向上延伸，设置在比多个配线层(632)更靠上方，且贯穿半导体柱(638)。(638)。(638)。
技术研发人员：小藤贤宏
受保护的技术使用者：铠侠股份有限公司
技术研发日：2022.01.17
技术公布日：2023/3/14