专利名称：面向集成电路数模混合测试适配器的电地层处理方法
技术领域：
本发明涉及 一 种面向集成电路高速并行数模混合测试适配器实 施，可以有效解决测试过程中电源、地线所产生噪音干扰问题的电地 层处理方法，属于集成电路测试技术领域。
背景技术：
伴随着集成电路产业的发展，人们普遍采用集成电路测试仪来检
测集成电路的质量。自上个世纪80年代以来，集成电路测试仪已经进 入第四代，其测量对象为VLSI，测试仪的功能测试速率已达500MHz 以上，可测管脚数多达1024个以上。
目前，基于数字模拟电路混合的SoC(System on a Chip,片上系 统)应用越来越多，已经成为集成电路产业发展的一个亮点。越来越多 的企业设计出高速度、多管脚、高精度、多功能的数模混合集成电路 产品，这对测试行业提出了更高的要求。但是，就目前通用的集成电 路测试仪来说，测试这些数模混合集成电路产品的成本会很高，这是 因为与集成电路测试仪配套的集成电路测试适配器等，大都依赖少数 几个厂商提供，因此价格昂贵，生产周期长。为了降低成本，縮短产 品上市时间，自主研发支持并行测试技术的集成电路高速并行数模混 合测试适配器已经成为十分必要的事情。
但是，生产集成电路高速并行数模混合测试适配器存在较大的技 术难度，其中存在的问题包括电源、地线所产生的噪音干扰难以解决 等。对于电源、地线的处理将严重影响整板的阻抗和容抗指标，并且与 阻抗计算模型的确定有很大关系。既使在整个PCB板中的布线都完成得很 好，但由于电源、地线考虑不周到而引起的干扰，也会使产品的性能下 降，甚至影响到产品的成功率。
本申请人在专利号为200520114517. X的中国实用新型专利中，提 出了一种集成电路并行测试适配器，其中主机板为多层板，其层间结 构和线宽、线距符合阻抗匹配规则的规定；在所测试的各个芯片的地 线之间具有隔离线，并且各个芯片的各对应I/O通道中，存在等长的
I/O通道。在并行测试过程中，该实用新型能够有效分配测试资源， 并采用有效的抗干扰和信号同步机制，从而确保了测试工作高速、准 确。但是，该集成电路并行测试适配器在克服测试过程中电、地线所 产生噪音干扰问题上仍然存在一定的不足。
发明内容
本发明的目的是提供一种面向集成电路数模混合测试适配器的电 地层处理方法。采用该方法可以将电源、地线所产生的噪音干扰降到最 低限度，充分保证集成电路产品的质量。
为实现上述的发明目的，本发明采用下述的技术方案 一种面向集成电路数模混合测试适配器的电地层处理方法，其特 征在于
(1) 在电源线和地线之间引入退耦电容；
(2) 加宽电源线和地线的宽度，并使地线比电源线宽；
(3) 使用大面积铜层作为地线。
其中，退耦电容应该尽量靠近集成电路器件本身。
电源线、地线和信号线之间的宽度应该满足如下关系地线〉电源 线〉信号线。
利用本发明所提供的电地层处理方法，可以有效减少集成电路高速 并行测试过程中电源、地线所产生的噪音干扰，从而有利于实现集成电 路测试过程中的信号高速传导，并在此基础上实现互不干扰的并行测试 技术，为集成电路测试产业的进一步发展提供了有力的技术支持。
具体实施例方式
本发明是基于研制高速多管芯并行测试测试适配器的实际需求而 提出的。在研制该集成电路高速并行测试适配器的过程中，发明人面对 测试适配器的工作频率高，电源、地线所产生的噪音干扰比较严重的问 题，采取了如下的技术措施
1.在电源线和地线之间引入退耦电容，该退耦电容尽量靠近集成电 路器件本身。
通过退耦电容的设置，可以有效过滤噪音的低频部分，尽可能消除
噪音对器件所带来的不利影响。
退耦电容的具体大小和型号选择是本领域普通技术人员都很熟悉和
胜任的工作，在此就不详细赘述了。
2. 尽量加宽电源、地线宽度，最好做到地线比电源线宽。 根据发明人的实践体会，电源线、地线和信号线的宽度之间应该满
足如下关系
地线>电源线〉信号线。
另外，针对并行测试测试适配器的特殊需求，应该保证电源线的宽 度在50mil以上。
3. 选择用大面积铜层作地线用。
在制作印刷电路板时，可以把没被用上的地方都与地相连接作为地 线用。这种设计方式尤其适合选用多层板进行多层处理的情况，能够改 善阻抗匹配的效果。
另外，在电地层处理过程中，数字电路与模拟电路的共地处理也是 一个值得关注的问题。在布线时就需要考虑它们之间互相干扰问题，特 别是地线上的噪音干扰。数字电路的频率高，模拟电路的敏感度强，对 信号线来说，高频的信号线尽可能远离敏感的模拟走线；对地线来说， 整个PCB板对外界只有一个连接点，所以必须在PCB板内部进行处理数、 模共地的问题。在板内部数字地和模拟地实际上是分开的，它们之间互 不相连，只是在PCB与外界连接的接口处(如插头等)，数字地与模拟地 有唯一一点短接。另外，根据测试机型号的不同，也有在PCB板上不共 地的，此时不需要考虑上述情况。
除了上述针对电地层的技术措施之外，在集成电路测试适配器的设
计中，合理安排多个测试管芯单元之间的布局也是十分重要的。具体而 言，应该尽量缩短测试管芯单元与测试资源接口的距离，减小引入干扰 的几率；不同测试管芯单元之间留出合理的空间，为后面的隔离处理留 有余地；保证测试中与handler或prober的精准对接。
另外，在具体的电路设计中要采用阻抗匹配技术，避免高速传输线 效应所引起的反射影响到信号完整性和延迟时间。阻抗值跟走线方式有 直接的关系，例如是走在表面层或内层、与参考层(电源层或地层)的距 离、走线宽度、PCB材质等均会影响走线的特性阻抗值。针对这一特点， 可以采取的技术措施包括在布线时尽量注意避免阻抗不连续的发生；通 过串联电阻等来缓和走线阻抗不连续的效应；在PCB板设计中尽量采用 多层结构来有效降低信号间频率变化差异引起的干扰问题等。关于阻抗 匹配的具体内容，可以参考本申请人在在先申请"集成电路并行测试适
配器"(专利号ZL 2005201 14517.X)中提供的有关内容，在此就不详 细赘述了。
上面对本发明所述的面向集成电路数模混合测试适配器的电地层 处理方法进行了详细的说明。对本领域的一般技术人员而言，在不背离 本发明实质精神的前提下对它所做的任何显而易见的改动，都将构成对 本发明专利权的侵犯，将承担相应的法律责任。
权利要求
1.一种面向集成电路数模混合测试适配器的电地层处理方法，其特征在于(1)在电源线和地线之间引入退耦电容；(2)加宽所述电源线和所述地线的宽度，并使所述地线比所述电源线宽；(3)使用大面积铜层作为所述地线。
2. 如权利要求1所述的面向集成电路数模混合测试适配器的电地 层处理方法，其特征在于所述退耦电容尽可能靠近集成电路器件。
3. 如权利要求1所述的面向集成电路数模混合测试适配器的电地 层处理方法，其特征在于所述电源线、所述地线和信号线的宽度之间满足如下关系地线> 电源线〉信号线。
全文摘要
本发明公开了一种面向集成电路数模混合测试适配器的电地层处理方法，包括如下的步骤(1)在电源线和地线之间引入退耦电容；(2)加宽电源线和地线的宽度，并使地线比电源线宽；(3)使用大面积铜层作为地线。采用上述方法可以将电源线、地线所产生的噪音干扰降到最低限度，充分保证集成电路产品的质量，为集成电路测试产业的进一步发展提供了有力的技术支持。
文档编号G01R1/06GK101363874SQ20071017662
公开日2009年2月11日 申请日期2007年10月31日 优先权日2007年10月31日
发明者炜 刘, 吉国凡, 博 孙, 杨 孙, 琳 张, 尔 李, 慧 王, 石志刚, 赵智昊, 兰 金 申请人:北京华大泰思特半导体检测技术有限公司