半导体集成电路及其测试方法

专利名称：半导体集成电路及其测试方法
半导体集成电路及其测试方法 技术领域 本发明涉及半导体集成电路及其测试方法。
技术背景 近年来，随着LSI (大规模集成)规模上已变得更大，LSI中嵌入 的PLL (锁相环)的数目已在增加。因此，LSI中嵌入的PLL的测试 时间已成问题地变得更长。 在下文中参考图8来解释测试LSI中嵌入的PLL的传统方法。在 图8中示出了示范性情况，其中，LSI 1000具有两个PLL，亦即第一 PLL 1001和第二 PLL 1002。用于测试PLL的测试装置2000包括信号 发生器2001和信号测量装置2002。测试装置2000还包括开关2003和 2004。开关2003改变第一 PLL 1001和第二 PLL 1002之间从信号发生 器2001的连接。同样地，开关2004改变第一PLL 1001和第二PLL 1002 之间到信号测量装置2002的连接。 然后，为了测试LSI 1000中嵌入的PLL，首先，通过第一和第二 开关2003和2004将第一 PLL 1001连接到信号发生器2001和信号测 量装置2002。在这种状态下，从信号发生器2001输出的具有频率ft 的时钟被输入到第一 PLL 1001，并且在第一 PLL 1001处将该频率用N 进行倍频。然后，在信号测量装置2002中测量从第一 PLL 1001输出 的具有频率NXft的时钟，并且第一 PLL 1001的测试完成。接着，通 过改变开关2003和2004，将第二 PLL 1002连接到信号发生器2001和 信号测量装置2002。在这种状态下，从信号发生器2001输出的具有频 率ft的时钟被输入到第二 PLL 1002，并且在第二 PLL 1002处将该频率 用M进行倍频。然后，在信号测量装置2002中测量从第二 PLL 1002
输出的具有频率MXft的时钟，并且第二PLL 1002的测试完成。
图9示出了图8中示出的电路的更加具体的例子。如图9所示， 选择器1004和1005分别连接到第一和第二 PLL 1001和1002。在正常 的操作模式下，选择器1004和1005选择由OSC (振荡器)1003生成 的时钟，并且将这个时钟输入到第一和第二 PLL 1001和1002。另一方 面，在测试模式下，选择器1004和1005选择由信号发生器2001生成 的时钟，并且将这个时钟输入到第一和第二 PLL 1001和1002。进而， 第一和第二逻辑电路1006和1007连接到第一和第二PLL 1001和1002。 随着在正常模式下从第一和第二 PLL 1001和1002输出时钟，第一和 第二逻辑电路1006和1007变得有效。进而，测试装置2000输出控制 信号，用于控制选择器1004和1005的切换。
然后，为了测试LSI 1000中嵌入的PLL，首先，通过开关2005 将第一PLL 1001连接到信号发生器2001，并且还通过开关2006将第 一PLL 1001连接到信号测量装置2002。与此同时，测试装置2000将 控制信号输入到选择器1004，使得由信号发生器2001生成的时钟被输 入到第一PLLIOOI。在这种状态下，从信号发生器2001输出的具有频 率ft的时钟被输入到第一 PLL 1001,并且在第一 PLL 1001处将该频率 用N进行倍频。然后，在信号测量装置2002中测量从第一 PLL 1001 输出的具有频率NXft的时钟，并且第一 PLL 1001的测试完成。接着， 通过改变开关2005，将第二PLL 1002连接到信号发生器2001，并且 还通过改变开关2006，将第二 PLL 1002连接到信号测量装置2002。 与此同时，测试装置2000将控制信号输入到选择器1005，使得由信号 发生器2001生成的时钟被输入到第二 PLL 1002。在这种状态下，从信 号发生器2001输出的具有频率ft的时钟被输入到第二 PLL 1002，并且 在第二PLL 1002处将该频率用M进行倍频。然后，在信号测量装置 2002中测量从第二 PLL 1002输出的具有频率MXft的时钟，并且第二 PLL 1002的测试完成。
然而，在图8和9示出的方法中，在多个PLL嵌入LSI中的情况 下，测试不得不被执行与LSI中嵌入的PLL的数目相同的次数以完成 PLL测试。因此，PLL的测试时间变得成问题地较长。进而，由于信 号发生器和信号测量装置两者都昂贵，所以同时使用几个测试装置将 会是不现实的。另外，单个测试装置中嵌入的信号发生器和信号测量 装置的数目为两个信道或最多三个，并且即使如此也不能同时测试多 于两个的PLL。
其间，已知通过以下来对于具有两个PLL的LSI同时测试两个 PLL:向PLL中的一个输入由延迟电路延迟的时钟；通过比较器比较 来自两个PLL的输出时钟；以及根据来自两个PLL的输出时钟之间的 相差来检测PLL的故障。(例如日本待审专利申请公布No. 2005-277472(Ogawa))然而，Ogawa中描述的技术只能比较两个输入时钟之间的相差， 而不能应对具有多于两个PLL的LSI
发明内容
在一个实施例中，半导体集成电路包括S个锁相环电路(S为满 足S^2的整数)，其中，第(k一l)个锁相环电路在测试模式下串联 连接到第k个锁相环电路(k为满足2《k《S的整数)。换言之，半导 体集成电路被构造，使得每个锁相环电路在测试模式下串联连接。使 用这种结构，当信号发生器连接到最上游的锁相环电路并且信号测量 装置连接到最下游的锁相环电路时，由信号发生器生成的时钟被输入 到最上游的锁相环电路，依次穿过每个锁相环电路，从最下游的锁相 环电路输出，并且由信号测量装置测量。换言之，能够在单一测试中 执行半导体集成电路中嵌入的S个锁相环电路中的每一个的检査，并 从而能够减少检査锁相环电路所需的时间，即使半导体集成电路具有 多个锁相环电路。
根据一个方面，本发明使得能够减少PLL的测试时间。


结合附图，从一定的优选实施例的描述中，本发明的上述以及其 它目的、优点和特征将会变得更加明显，其中
图1是示出根据本发明的一个方面的LSI和测试装置的示意结构 的框图2是示出根据本发明的第一实施例的LSI和测试装置的示意结 构的框图3是示出根据本发明的第二实施例的LSI和测试装置的示意结 构的框图4是示出根据本发明的第三实施例的LSI和测试装置的示意结 构的框图5是示出根据本发明的第四实施例的LSI和测试装置的示意结 构的框图6是示出根据本发明的第五实施例的LSI和测试装置的示意结 构的框图7是示出根据本发明的第六实施例的LSI和测试装置的示意结 构的框图8是示出现有技术中的LSI和测试装置的示意结构的框图；以
及
图9是示出现有技术中的LSI和测试装置的示意结构的框图。
具体实施例方式
现在参考示意性实施例来在此描述本发明。本领域技术人员将会 认识到，使用本发明的教导能够完成许多替换的实施例，并且本发明 不限于为了解释的目的而说明的实施例。
在下文中解释根据本发明的实施例。然而，应当理解本发明不限 于那些实施例。 首先，在下文中解释本发明的基本概念。图1是示出根据本发明
的一个方面的大规模半导体集成电路(LSI) 100和LSI 100上嵌入的 测试装置的示意结构的框图。
如图1所示，本发明的实施例中的LSI 100例如包括第一PLL 10;
分频电路30，来自第一PLL 10的输出时钟被输入到该分频电路30; 第二 PLL 20等等，其通过分频电路30连接到第一 PLL 10。
术语"连接"不仅是指直接连接，而且还指通过另一个电路等等 间接连接。
测试装置200包括信号发生器200A、信号测量装置200B等等。
假定第一 PLL 10具有倍频因子N。还假定第二 PLL 20具有倍频 因子M。还假定分频电路30具有相当于第一PLL IO的倍频因子的倒 数的分频因子。亦即，分频电路30的分频因子为1/N。
在其中在LSI 100中执行PLL测试的测试模式下，信号发生器 200A生成具有^率ft的测试时钟，并且将测试时钟输入到第一 PLL 10。 接着，在第一 PLL 10处用N对具有频率ft的测试时钟进行倍频。接着， 来自第一PLL 10的具有频率NXft的输出时钟被输入到分频电路30, 并且在分频电路30处被分频到1/N。接着，来自分频电路30的具有频 率ft的输出时钟被输入到第二 PLL 20，并且在第二 PLL 20处用M进 行倍频。然后，信号测量装置200B测量具有频率MXft的时钟。换言 之，第一 PLL 10和第二 PLL 20在测试模式下通过分频电路30串联连 接。
在这点上，如果第一PLL IO和第二 PLL 20中的一个或两者有缺 陷，则在信号测量装置200B处测量的时钟不具有频率MXft。用这种
方式，能够在单一测试中执行LSI 100中嵌入的每个锁相环电路的检査。
第一实施例
在下文中参考图2解释根据本发明的第一实施例的LSI 101。图2 是示出根据本发明的第一实施例的LSI101和测试装置201的示意结构 的框图。
如图2所示，测试装置201包括信号发生器201A、信号测量装置 201B等等。
信号发生器201A例如生成并输出具有频率ft的测试时钟，在该 频率下，执行用于LSIIOI中嵌入的PLL (锁相环)的测试。特别地， 信号发生器201A生成具有频率ft的测试时钟，该频率ft相当于具有 由OSC (振荡器时钟)41 (其细节稍后解释)生成的频率f的时钟的 基本时钟频率。
信号测量装置201B例如测量从LSI 101中嵌入的PLL中输出的时 钟的频率。进而，测试装置201输出控制信号，用于控制LSIIOI中嵌 入的选择器51和52 (稍后解释选择器的细节)。
如图2所示，LSI还包括OSC (振荡器时钟)41，用于生成具有 频率f的时钟；选择器51和52,其连接在0SC41的下游；第一 PLL 11， 其通过选择器51连接到OSC41;第二PLL21，其通过选择器52连接 到0SC41;分频电路31，其连接在第一PLL11和第二PLL21之间； 第一逻辑电路61，其以来自第一PLLll的输出时钟操作；以及第二逻 辑电路71，其以来自第二PLL21的输出时钟操作。
顺便提及，OSC可以布置在LSI IOI的外部。换言之，可以从外部源供应具有频率f的时钟。
假定第一 PLL 11具有倍频因子N。还假定第二 PLL 21具有倍频 因子M。进而，在测试模式下，分频电路31对来自第一PLL 11的输 出时钟进行分频，使得作为结果的频率等于到在正常模式下工作的第 二 PLL 21的输入时钟的频率。具体地，分频电路31具有相当于第一 PLL 11的倍频因子的倒数的分频因子。亦即，分频电路30的分频因子 为1/N。
术语"正常模式"指的是这样的模式，在该模式下，由OSC 41 生成的具有频率f的时钟分别在第一和第二 PLL 11和21处用N和M
进行倍频，并且分别将每个信号供应给第一和第二逻辑电路61和71， 以便第一和第二逻辑电路61和71操作。
进而，术语"测试模式"指的是这样的模式，在该模式下，执行 对LSI 101中嵌入的PLL (亦即这个实施例中的第一和第二PLL 11和 21)的测试。
连接到第一 PLL 11的选择器51接收由OSC 41生成的具有频率f 的时钟和由信号发生器201A生成的具有频率ft的测试时钟。
然后，选择器51在正常模式下选择并输出由OSC41生成的具有 频率f的时钟至第一PLL 11，并且在测试模式下选择并输出由信号发 生器201A生成的具有频率ft的测试时钟至第一 PLL 11。
其间，连接到第二PLL21的选择器52接收由OSC41生成的具有 频率f的时钟和来自分频电路31的输出时钟。
然后，选择器52在正常模式下选择并输出由OSC41生成的具有 频率f的时钟至第二PLL 21，并且在测试模式下选择并输出来自分频 电路31的输出时钟至第二PLL21。
亦即，在测试模式下，第一PLL 11和第二PLL21通过分频电路 31串联连接。换言之，在测试模式下，来自第一PLL 11的输出时钟被 输入到分频电路31，并且来自分频电路31的输出时钟被输入到第二 PUL 21。
因此，在测试模式下，将由信号发生器201A生成的具有频率ft 的测试时钟输入到第一PLL 11。然后，由于具有频率ft的测试时钟在 第一PLL11处用N进行倍频，所以具有频率NXft的时钟被输入到第 一逻辑电路61和分频电路31。然后，由于具有频率NXft的时钟被分 频到1/N，所以具有频率ft的时钟被输入到第二PLL 21。然后，由于 具有频率ft的时钟在第二 pll 21处用m进行倍频，所以具有频率m Xft的时钟被输入到第二逻辑电路71和信号测量装置201B。
亦即，类似于正常模式，即使在测试模式下，具有相同频率的时 钟被输入到第一和第二PLL 11和21，并且用N倍增的时钟和用M倍 增的时钟分别被输入到第一和第二逻辑电路61和71。
接着，在下文中解释根据本发明的第一实施例的测试LSI 101的 方法。根据本发明的测试LSI 101的方法用于检查LSI 101中嵌入的 PIX。
首先，测试装置201连接到LSI 101。具体地，信号发生器201A 连接到位于第一 PLL 11上游的选择器51，并且信号测量装置201B连 接到第二PLL21下游。
接着，信号发生器201A生成具有频率ft的测试时钟。与此同时， 测试装置201发送控制信号，使得连接到第一 PLL 11的选择器51输 入由信号发生器201A生成的具有频率ft的测试时钟至第一 PLL 11。 进而，测试装置201发送控制信号，使得连接到第二PLL21的选择器52输入来自分频电路31的输出时钟至第二PLL 21。然后，信号测量 装置201B测量来自PLL21的输出时钟的频率。在这点上，如果PLL11工作正常，则来自PLL 11的输出时钟的 频率变为频率NXft。接着，由于来自PLL 11的输出时钟被分频电路 31分频，所以到PLL 21的输入时钟的频率变为频率ft。然后，如果 PLL21工作正常，则来自PLL21的输出时钟的频率变为频率MXft。 因此，如果第一和第二PLL 11和21中的一个或两者有缺陷，则在信 号测量装置201B处测量的时钟不具有频率MXft。用这种方式，能够 在单一测试中执行LSI 101中嵌入的多个PLL的检查。如上所述，在LSI IOI和测试LSI 101中的PLL的方法中，第一 PLL 11在测试模式下串联连接到第二PLL 21。亦即，以第一PLL 11 在测试模式下串联连接到第二PLL 21的方式来构造LSI 101。使用这 种结构，当信号发生器201A连接到PLL 11并且信号测量装置201B连 接到PLL21时，由信号发生器201A生成的时钟被输入到PLL 11，然 后被输入到PLL21。然后，时钟在PLL21处被倍频，并且利用信号测 量装置201B测量。亦即，能够在单一测试中执行LSI 101中嵌入的两 个PLL的检査，从而能够减少检查PLL所需的时间，即使LSI 101具 有两个PLL。顺便提及，在这个实施例中，PLL11在测试模式下通过分频电路 31连接到PLL21。然而，适当时可以使用设计用于连接的PLL (设计 用于连接的锁相环电路)来代替分频电路31，只要在测试模式下到达 PLL21的输入信号与正常模式下的相同。第二实施例参考图3在下文中解释根据本发明的第二实施例的LSI 102。图3 是示出根据本发明的第二实施例的LSI 102的示意结构的框图。顺便提及，根据本发明的第二实施例的测试装置201具有与图2 类似的结构。因此，分配相同的标记并省略说明。
如图3所示，LSI 102具有S个PLL (S为满足S》2的整数)。 具体地，LSI102包括OSC42，用于生成具有频率f的时钟；S个选 择器53p 532、……、53(s—d和53s，其连接在OSC 42的下游；第一
PLL 12!、第二 PLL 122、......、第(S—1) PLL 12 (s—"和第S PLL 12s，
其分别通过选择器53,、 532、……、53(s-,)和53s连接到OSC42;以 及S—l个分频电路32,、 322……和32s"，其在测试模式下连接在第(k 一l) PLL12(k—D (k为满足2《k《S的整数)和第kPLL12k等等之 间。
LSI 102还包括利用来自第一PLL 12t的输出时钟操作的第一逻辑 电路(未示出)、利用来自第二PLL 122的输出时钟操作的第二逻辑电 路(未示出)、……、利用来自第(S—1) PLL 12(s-n的输出时钟操 作的第(S—l)逻辑电路(未示出)以及利用来自第SPLL12s的输出 时钟操作的第S逻辑电路(未示出)。
顺便提及，OSC42可以布置在LSI 102的外部，并且可以外部地 输入具有频率f的时钟。
第一PLL 12"第二PLL 122、......、第(S—1) PLL 12(s—,)和第
SPLL12s具有倍频因子N。进而，在测试模式下，向其输入来自第(k —l)PLL 12(k—d的输出时钟的分频电路32k—!对来自第(k—l)PLL 12 Uc-D的输出时钟进行分频，使得作为结果的频率等于到达在正常模式 下操作的第kPLL12k的输入时钟的频率。具体地，向其输入来自第(k 一l) PLL 12(k-p的输出时钟的分频电路32k—,具有相当于第(k—1) PLL12(k-p的倍频因子的倒数的分频因子。亦即，向其输入来自第(k 一l) PLL 12(k—d的输出时钟的分频电路32k—,的分频因子为1/N。顺 便提及，每个PLL对于倍频因子可以具有差值。
术语"正常模式"指的是这样的模式，在该模式下，由OSC 42
生成的具有频率f的时钟在第一PLL12,、第二PLL122、……第(S — 1) PLL 12(s-"和第SPLL 12s处用N进行倍频，并且作为结果的信号 中的每一个被供应给第一逻辑电路(未示出)、第二逻辑电路(未示 出)、……、第(S—l)逻辑电路和第S逻辑电路，分别用于第一逻 辑电路(未示出)、第二逻辑电路(未示出)、……、第(S—l)逻 辑电路和第S逻辑电路的操作。
进而，术语"测试模式"指的是这样的模式，在该模式下，执行 对LSI 102中嵌入的PLL(亦即这个实施例中的第一 PLL 12,、第二 PLL 122、 、第(S—1) PLL 12(s—p和第SPLL 12s)的测试。
连接到第一 PLL 12,的选择器53,接收由OSC 42生成的具有频率 f的时钟和由信号发生器201A生成的具有频率ft的测试时钟。
然后，选择器53,在正常模式下选择并输出由OSC42生成的具有 频率f的时钟至第一PLL 12P并且在测试模式下选择并输出由信号发 生器201A生成的具有频率ft的测试时钟至第一 PLL 12"
进而，连接到第kPLL 12k的选择器53k接收由OSC42生成的具 有频率f的时钟和来自向其输入来自第(k一l) PLL 12(k-p的输出时 钟的分频电路32k〈的输出时钟。
然后，选择器53k在正常模式下选择并输出由OSC42生成的具有 频率f的时钟至第kPLL 12k，并且在测试模式下选择并输出来自分频 电路32k—,的输出时钟至第kPLL 12k。
亦即，在测试模式下，第(k一l) PLL 12(k—p和第k PLL 12k通 过分频电路32k—i串联连接。进而，在测试模式下，第一PLL 12,、第
二 PLL 122、……、第(S—l) PLL 12 (s-p和第S PLL 12s中的每个相 邻对分别通过分频电路32r32s-i串联连接。换言之，在测试模式下， 来自第(k—1) PLL 12(k—n的输出时钟被输入到分频电路32k-p并 且来自分频电路32k"的输出时钟被输入到第kPLL 12k。
因此，在测试模式下，由信号发生器201A生成的具有频率ft的 测试时钟被输入到第一PLL12,。然后，由于具有频率ft的测试时钟在 第一 PLL 12,处用N进行倍频，所以具有频率NX ft的时钟被输入到第 一逻辑电路(未示出)。进而，具有频率NXft的时钟还被输入到连接 在第一PLL 12t紧接下游的分频电路32^然后，由于具有频率NXft 的时钟在分频电路32,处被分频到1/N，所以具有频率ft的时钟被输入 到第二PLL122。然后，由于具有频率ft的时钟在第二PLL122处用N 进行倍频，所以具有频率NXft的时钟被输入到第二逻辑电路71 (未 示出)。
用类似的方式，具有频率ft的时钟被输入到第(S—l) PLL 12 (s -p。然后，由于具有频率ft的时钟在第(S—l) PLL 12(s—p处用N 进行倍频，所以具有频率NX ft的时钟被输入到第(S_ 1)逻辑电路(未 示出)。进而，具有频率NXft的时钟还被输入到连接在第(S—l) PLL 12cs-p紧接下游的分频电路32^。然后，由于具有频率NXft的时钟 在分频电路32s-,处被分频到1/N，所以具有频率ft的时钟被输入到第 SPLL12S。然后，由于具有频率ft的时钟在第SPLL12s处用N进行 倍频，所以具有频率NXft的时钟被输入到第S逻辑电路(未示出)和 信号测量装置201B。
亦即，类似于正常模式，即使在测试模式下，具有相同频率的时
钟被输入到第一 PLL 12,、第二PLL122、......、第(S—1) PLL12(s
-,)和第S PLL 12s，并且用N倍增的时钟被输入到第一逻辑电路(未 示出)、第二逻辑电路(未示出)、……第(S—l)逻辑电路和第S 逻辑电路。
下一步，在下文中解释根据本发明的第二实施例的测试LSI 102
的方法。根据本发明的测试LSI 102的方法用于检査LSI 102中嵌入的 PLL。
首先，测试装置201连接到LSI 101。具体地，信号发生器201A 连接到位于第一 PLL 12,上游的选择器53,，并且信号测量装置201B 连接到第SPLL 12s下游。
下一步，信号发生器201A生成具有频率ft的测试时钟。与此同 时，测试装置201发送控制信号，使得连接到第一 PLL 12,的选择器 53,输入由信号发生器201A生成的具有频率ft的测试时钟至第一 PLL 12i。进而，测试装置201发送控制信号，使得连接到第(k一l)PLL12 (k-p的选择器53k输入来自分频电路32h的输出时钟至第k PLL 12k。 然后，信号测量装置201B测量来自第SPLL 12s的输出时钟的频率。
在这点上，如果第一PLL12i工作正常，则来自第一PLL12i的输 出时钟的频率变为频率NXft。下一步，由于来自第一PLL 12,的输出 时钟被分频电路32!分频，所以到达第二 PLL 122的输入时钟的频率变 为频率ft。类似地，到达第SPLL12s的输入时钟的频率变为频率ft。 然后，如果第SPLL12s工作正常，则来自第SPLL 12s的输出时钟的 频率变为频率NXft。换言之，如果第一PLL 12!、第二PLL 122、 、
第(S—l) PLL 12(s-p和第SPLL 12s中的任何一个或全部有缺陷， 则在信号测量装置201B处测量的时钟不具有频率NXft。用这种方式， 能够在单一测试中执行LSI 102中嵌入的多个PLL的检査。
如上所述，在LSI 102和测试LSI 102中的PLL的方法中，包括S 个PLL (S为满足S》2的整数)，并且第(k—1) PLL12(k—p在测试 模式下连接到第kPLL 12k。亦即，以全部PLL在测试模式下串联连接 的方式构造LSI 102。使用这种结构，当信号发生器201A连接到最上
游的PLL(第一 PLL 12。并且信号测量装置201B连接到最下游的PLL (第SPLL12s)时，由信号发生器201A生成的时钟被输入到最上游
的PLL(第一PLL12。，依次通过每个PLL，从最下游的最下游的PLL (第SPLL 12s)输出，并且利用信号测量装置201B测量。亦即，能
够在单一测试中执行LSI 102中嵌入的S个PLL的检査，并从而能够
减少检查PLL所需的时间，即使LSI 102具有多个PLL。
顺便提及，在这个实施例中，第(k—1) PLL 12(k—,)在测试模式 下通过分频电路32(k—D连接到第kPLL 12k。然而，适当时可以使用设 计用于连接的PLL (设计用于连接的锁相环电路)来代替分频电路32 (k-p ，只要设计用于连接的PLL从第(k—1) PLL 12(k—p的输出信号 生成与被输入到在正常模式下操作的PLL 12k的时钟相同的时钟。第三实施例
在下文中参考图4解释根据本发明的第三实施例的LSI 103。图4 是示出根据本发明的第三实施例的LSI 103的示意结构的框图。
如图4所示，LSI 103包括两个PLL组，亦即第一PLL组136和 第二 PLL组137。
第一PLL组136包括两个PLL，亦即在正常模式下向其输入具有 相同频率(A/N) Xft的时钟的PLL_B, 132禾Q PLL—B2 133。第二 PLL 组137包括两个PLL，亦即向其输入具有相同频率ft的时钟的PLL—Q 134禾口 PIX—C2 135。
具体地，LSI 103包括OSC 43; PLL—A 131、 PLL—132、 PLL—B2 133、 PLL d 134和PLL C2 135;第一分频电路331、第二分频电路
332、第三分频电路333和第四分频电路334;第一选择器531、第二 选择器532、第三选择器533和第四选择器534，分别用于改变到达 PLL—A 131、 PLL—B2 133、 PIX—C, 134禾口 PLL_C2 135的输入日寸钟；逻 辑电路A631、逻辑电路B1 632、逻辑电路B2 633、逻辑电路Al 634 和逻辑电路C2 635，分别利用来自PLL—A 131、 PLL—132、 PLL—B2 133、 PLL—134和PLL—C2 135的输出时钟操作。
顺便提及，OSC43可以布置在LSI 103的外部。换言之，可以从 外部源供应具有频率f的时钟。
第一选择器531连接在OSC 43的紧接下游，并且PLL—A 131通 过第一选择器531连接到OSC43。进而，第一选择器531在测试模式 下连接到测试装置201的信号发生器201A (稍后解释其细节)。进而， 第一选择器531在正常模式下选择并输出由OSC 43生成的具有频率f 的时钟至PLL一A 131 (稍后解释其细节)，而在测试模式下则选择并 输出由信号发生器201A生成的具有频率ft的测试时钟至PLL一A 131。
第一分频电路331连接在PLL—A 131的紧接下游，并且PLL— 132通过分频电路331连接到PLL—A 131。
第二选择器532连接在第一分频电路331的紧接下游，并且 PLL—B2 133通过第二选择器532连接到第三分频电路333。进而，第 二分频电路332连接在PLL—132的紧接下游，并且第二选择器532 通过第二分频电路332连接到PLL—132。进而，第二选择器532在 正常模式下选择并输出来自第一分频电路331的输出时钟至PLLJB2 133，而在测试模式下则选择并输出来自第二分频电路332的输出时钟 至PIX—B2 133。
第三选择器533连接在第一选择器531的紧接下游，并且PLL一C] 134通过第一和第三选择器531和533连接到OSC 43。进而，第三分
频电路333连接在PLL—B2 133的紧接下游，并且第三选择器533通过 第三分频电路333连接到PLL—B2 133。进而，第三选择器532在正常 模式下选择并输出由OSC43生成的具有频率f的时钟至PLL—C, 134， 而在测试模式下则选择并输出来自第三分频电路333的输出时钟至 PUL—d 134。
第四选择器534连接在PLL—C2 135的紧接下游，并且第一选择器 531通过第四选择器534连接到OSC 43。进而，第四分频电路334连 接在PLL—C, 134的紧接下游，并且第四选择器534通过第四分频电路 334连接到PLL—d 134。进而，第四选择器534在正常模式下选择并 输出由OSC 43生成的具有频率f的时钟至PLL_C2 135，而在测试模式 下则选择并输出来自第四分频电路334的输出时钟至PLL—C2 135。
亦即，PLL—A 131和PLL—B! 132、 PLL—B， 132禾卩PLL—B2 133、 PIX—B2 133禾口 PIX—d 134以及PLX—d 134禾口 PUL—C2 135在湖iji式牛莫式 下分别通过第一分频电路331、第二分频电路332、第三分频电路333 和第四分频电路334连接。进而，PLL—A 131、PLL—132、PLL—B2 133、 PLL_d 134和PLL—C2 135在测试模式下分别通过第一分频电路331、 第二分频电路332、第三分频电路333和第四分频电路334串联连接。
换言之，第二分频电路332连接在PLL—B, 132和PLL—B2 133之 间。进而，第四分频电路334连接在PLL—d 134和PLL—(:2135之间。 用这种方式，第二分频电路332和第四分频电路334起到如第一分频 电路的作用。
进而，第三分频电路333在测试模式下连接在第一 PLL组136和 第二PLL组137之间。用这种方式，第三分频电路333起到如第二分 频电路的作用。
假定PLL A 131具有倍频因子A。 PLL_B, 132和PLL B2 133具
有倍频因子B。 PLL—d 134和PLL—C2 135具有倍频因子C。 进而，第一分频电路331具有分频因子N。
进而，在测试模式下，第二分频电路332分频来自PLL_B, 132的 输出时钟，使得作为结果的频率等于到达在正常模式下操作的PLL—B2 133的输入时钟的频率。具体地，第二分频电路332具有相当于PLL—B, 132的倍频因子的倒数的分频因子。亦即，第二分频电路332的分频因 子为1/B。
进而，在测试模式下，第三分频电路333分频来自第一 PLL组136 中的PLL—B2 133的输出时钟，使得作为结果的频率等于到达在正常模 式下操作的第二PLL组137中的PLL—Q 134的输入时钟的频率。具体 地，第三分频电路333具有相当于PLL一A131的倍频因子和PLL—B, 132 的倍频因子的乘积的倒数的分频因子。亦即，第三分频电路333的分 频因子为N/AXB。
进而，在测试模式下，第四分频电路334分频来自PLL—C, 134的 输出时钟，使得作为结果的频率等于到达在正常模式下操作的PLL—C2 135的输入时钟的频率。具体地，第四分频电路334具有相当于PLL一C, 134的倍频因子的倒数的分频因子。亦即，第二分频电路332的分频因 子为1/C。
术语"正常模式"指的是这样的模式，在该模式下，由OSC 43 生成的具有频率f的时钟分别在PLL—A 131、PLL—C, 134禾卩PLL—C2 135 处用A、 C和C进行倍频，并且每个信号分别被供应给逻辑电路A 631、 逻辑电路C1 634和逻辑电路A2 635,以便逻辑电路A631、逻辑电路 C1 634和逻辑电路A2 635操作。进而，术语"正常模式"还指的是这 样的模式，在该模式下，由OSC43生成的具有频率f的时钟在PLL一A 131处用A进行倍频，并且在第一分频电路331处用N进行分频，以
生成具有频率(A/N) Xf的时钟，并且具有频率(A/N) Xf的时钟分 别在PLL—B！ 132和PLL—B2 133处被输入并用B和B进行倍频，并且 被分别供应给逻辑电路B1 632和逻辑电路B2 633，以便逻辑电路Bl 632和逻辑电路B2 633操作。
进而，术语"测试模式"指的是这样的模式，在该模式下，进行 对LSI 103中嵌入的PLL (亦即这个实施例中的PLL—A 131、 PLL_Bi 132、 PIX_B2 133、 PIX—C, 134禾卩PIX_C2 135)的观B式。
然后，在测试模式下，由信号发生器201A生成的具有频率ft的 输出时钟被输入到PLL一A 131，并且在PLL—A 131处用A进行倍频。 接着，具有频率AXft的时钟被输入到第一分频电路331，并且在第一 分频电路331处被分频到1/N。接着，来自第一分频电路331的具有频 率(A/N) Xft的输出时钟被输入到PLL一B, 132并且在该处用B进行 倍频。接着，具有频率(AXB/N) Xft的时钟被输入到第二分频电路 332，并且在第二分频电路332处被分频到1/B。接着，来自第一分频 电路331的具有频率(A/N) Xft的输出时钟被输入到PLL_B2 133并 且在该处用B进行倍频。接着，具有频率(AXB/N) Xft的时钟被输 入到第三分频电路333，并且在第三分频电路333处被分频到N/AXB。 接着，来自第三分频电路333的具有频率ft的输出时钟被输入到 PLL一d 134并且在该处用C进行倍频。接着，具有频率CXft的时钟 被输入到第四分频电路334，并且在第四分频电路334处被分频到1/C。 接着，来自第四分频电路334的具有频率ft的输出时钟被输入到 PLL—C2 135并且在该处用C进行倍频，从而具有频率CXft的时钟被 输入到信号测量装置201B。
亦即，类似于正常模式，即使在测试模式下，具有相同频率ft的 时钟被输入到PLL—A 131、 PLL_C, 134禾BPLL—C2 135，并且用A、 C 和C倍增的时钟被分别输入到逻辑电路A 631、逻辑电路C1 634和逻 辑电路C2 635。进而，类似于正常模式，即使在测试模式下，具有相同频率(A/N) Xft的时钟被输入到PLL—B,32禾口 PLL—B2 133，并且 用B和B倍增的时钟被分别输入到逻辑电路Bl 632和逻辑电路C2 633。接着，在下文中解释根据本发明的第三实施例的测试LSI 103的 方法。根据本发明的测试LSI 103的方法用于检查LSI 103中嵌入的 PIX。首先，测试装置201连接到LSI 103。具体地，信号发生器201A 连接到位于PLL_A 131上游的选择器531，并且信号测量装置201B连 接在PLL—C2 135的下游。接着，信号发生器201A生成具有频率ft的测试时钟。与此同时， 测试装置201发送控制信号，使得第一选择器531输入由信号发生器 201A生成的具有频率ft的测试时钟至PLL—A 131 。进而，测试装置201 发送控制信号，使得第二选择器532输入来自第二分频电路332的输 出时钟至PLL—B2 133。进而，测试装置201发送控制信号，使得第三 选择器533输入来自第三分频电路333的输出时钟至PLL—Q 134。进 而，测试装置201发送控制信号，使得第四选择器534输入来自第四 分频电路334的输出时钟至PLL—C2 135。然后，信号测量装置201B 测量来自PLL—C2 135的输出时钟的频率。在这点上，如果PLL—A 131工作正常，则来自PLL—A 131的输出 时钟的频率变为频率AXft。接着，由于来自PLL—A131的输出时钟在 第一分频电路331处被分频到1/N，所以来自第一分频电路331的输出 时钟的频率变为(A/N) Xft。接着，如果PLL—B, 132工作正常，则来 自PLL—B！ 132的输出时钟的频率变为频率(AXB/N) Xft。接着，由 于来自PLL—B, 132的输出时钟在第二分频电路332处被分频到1/N， 所以来自第二分频电路332的输出时钟的频率变为(A/N) Xft。接着， 如果PLL B2 133工作正常，则来自PLL—B2 133的输出时钟的频率变
为频率(AXB/N) Xft。接着，由于来自PLL—B2 133的输出时钟在第 三分频电路333处被分频到N/AXB,所以来自第三分频电路333的输 出时钟的频率变为ft。接着，如果PLL一d 134工作正常，则来自PLL—C, 134的输出时钟的频率变为频率CXft。接着，由于来自PLL一C, 134的 输出时钟在第四分频电路334处被分频到1/C，所以来自第四分频电路 334的输出时钟的频率变为ft。接着，如果PLL—C2 135工作正常，则 来自PLL—C2 135的输出时钟的频率变为频率CXft。因此，如果PLL—A 131、 PIX一Bi 132、 PIX—B2 133、 PIX—Ct 134禾卩PIX—C2 135中的任何 一个或全部有缺陷，则在信号测量装置201B处测量的时钟不具有频率 CXft。用这种方式，能够在单一测试中执行LSI 103中嵌入的多个PLL 的检查。
如上所述，在LSI 103和测试LSI 103中的PLL的方法中，PLL—A 131、 PIX—B! 132、 P1X_B2 133、 PIX—d 134禾卩PIX—C2 135在正常模 式下和测试模式下串联连接。进而，具有与正常模式下相同的频率的 输入日寸钟被输入至U PLL—B2 133、 PIX—Ci 134禾口 PLL—C2 135。因此，艮P 使PLL在正常模式下具有不同的频率，也能够在单一测试中执行LSI 103中嵌入的多个PLL的检查。结果，能够减少检査PLL所需的时间。
顺便提及，LSI 103中嵌入的PLL组的数目不限于这个实施例中 的组的示范性数目。进而，每个PLL组中PLL的数目在其它实施例中 也可以改变。例如，在LSI 103包括P个PLL组(P为满足P^2的整 数)并且每个PLL组具有在正常模式下向其输入具有相同频率的时钟 的S个PLL (S为满足S》2的整数)的情况下，在测试模式下，第(k 一l) PLL (k为满足2《k《S的整数)和第k PLL可以通过第一分频 电路串联连接，第(r一 1) PLL组(r为满足2《r《S的整数)和第r PLL 组可以通过第二分频电路串联连接，第一分频电路可以分频来自第(k 一l) PLL的输出时钟，使得作为结果的频率等于到达在正常模式下操 作的第k PLL的输入时钟的频率，并且第二分频电路可以分频来自第 (r一l)PLL组中的第SPLL的输出时钟，使得作为结果的频率等于到
达在正常模式下操作的第r PLL组中的第一 PLL的输入时钟的频率。 在这种情况下，第一分频电路具有相当于第(k一l) PLL的倍频因子 的倒数的分频因子。进而，第二分频电路具有相当于(到达第(r一l) PLL组中的第SPLL的输入时钟的频率)/ (到达第r PLL组中的第一 PLL的输入时钟的频率)的倒数的分频因子。
进而，可以在第一选择器531和第一分频电路331之间形成具有 多个PLL—A 131等等的PLL组，所述多个PLL—A 131等等在正常模式 下并联连接以及通过具有分频因子1/A的分频电路串联连接。在这种 情况下，第一分频电路331使具有多个PLL—A 131等等的PLL组连接 到第一PLL组136，并且起到正常模式下和测试模式下的第三分频电 路的作用。进而，具有多个PLL_A 131等等的PLL组起到第一 PLL(锁 相环电路)组的作用。进而，第一PLL组136和第二PLL组137分别 起到第二PLL (锁相环电路)组和第三PLL (锁相环电路)组的作用。
第四实施例
在下文中参考图5-7解释根据本发明的第四实施例的LSI 104。图 5-7是示出根据本发明的第四实施例的LSI 104和测试装置202的示意 结构的框图。
如图5所示，测试装置202包括信号发生器202A、信号测量装置 202B等等。
信号发生器202A例如生成并输出测试时钟以检査LSI 104中嵌入 的PLL。具体地，信号发生器202A生成第一PLL 14的下限频率和上 限频率。进而，测试装置202输出控制信号，用于控制LSI104中嵌入 的选择器541和542。
进而，测试装置202输出控制信号，用于控制可变分频电路34的 分频因子。如图5所示，LSI 104包括OSC 44，用于生成具有频率f的时钟； 选择器541和542，其连接在OSC44的下游；第一 PLL 14，其通过选 择器541连接到OSC 44;第二 PLL 24，其通过选择器542连接到OSC 44;可变分频电路34，来自第一PLL14的输出时钟被输入到该可变分 频电路34;第一逻辑电路64，其利用来自第一PLL 14的输出时钟操 作；以及第二逻辑电路74，其利用来自第二PLL24的输出时钟操作。
顺便提及，OSC44可以布置在LSI 104的外部。换言之，可以从 外部源供应具有频率f的时钟。
假定第一 PLL 14具有倍频因子N。还假定第二 PLL 24具有倍频 因子M。进而，第一PLL 14的输入频率范围和第二PLL 24的输入频 率范围不同。例如，在这个实施例中，第一PLL14的输入频率范围为 从4Xft到40Xft，而第二 PLL 24的输入频率范围则为从1Xft到20 Xft。
术语"正常模式"指的是这样的模式，在该模式下，由OSC 44 生成的具有频率f的时钟分别在第一和第二 PLL 14和24处用N和M 进行倍频，并且每个信号被供应给第一和第二逻辑电路64和74，以便 第一和第二逻辑电路64和74操作。
进而，术语"测试模式"指的是这样的模式，在该模式下，执行 对LSI 104中嵌入的PLL (亦即这个实施例中的第一和第二PLL 14和 24)的测试。
连接到第一 PLL 14的选择器541接收由OSC 44生成的具有频率 f的时钟和由信号发生器202A生成的测试时钟。
然后，选择器541在正常模式下选择并输出由OSC 44生成的具有频率f的时钟至第一PLL 14，而在测试模式下则选择并输出由信号发生器202A生成的测试时钟至第一 PLL 14。进而，连接到第二PLL24的选择器542接收由OSC 44生成的具有频率f的时钟和来自可变分频电路34的输出时钟。然后，选择器542在正常模式下选择并输出由OSC 44生成的具有频率f的时钟至第二PLL 24，而在测试模式下则选择并输出来自可变分频电路34的输出时钟至第二 PLL 24。亦即，在测试模式下，第一PLL 14和第二PLL 24通过可变分频 电路34串联连接。换言之，在测试模式下，来自第一PLL 14的输出时钟被输入到可变分频电路34,并且来自可变分频电路34的输出时钟被输入到第二PLL 24。可变分频电路34具有可变分频因子。具体地，可变分频电路34分频来自第一PLL 14的输出时钟，使得具有第二 PLL 24的下限频率的时钟在测试模式下被输入到第二 PLL 24，用于测试输入频率下限。更加具体地，如图6所示，信号发生器202A例如生成具有频率4 Xft的测试时钟，该频率4Xft是测试模式下第一PLL 14的下限输入 频率，用于测试输入频率下限。接着，具有频率4Xft的测试时钟在第 一PLL 14处用N进行倍频。因此，具有频率4XNXft的时钟被输入 到可变分频电路34。因此，可变分频电路34将具有频率4XNXft的 时钟分频到1/4XN，以生成具有频率1Xft的时钟，该频率lXft是第 二 PLL 24的下限输入频率。换言之，可变分频电路34通过分频因子 分频来自第一PLL 14的输出时钟，该分频因子等于(第一PLL 14的 下限输入频率)/ (第二PLL24的下限输入频率)X (第一PLL 14的
倍频因子)的倒数。
进而，可变分频电路34分频来自第一PLL 14的输出时钟，使得 具有第二 PLL 24的上限频率的时钟在测试模式下被输入到第二 PLL 24，用于测试输入频率上限。
更加具体地，如图7所示，信号发生器202A例如生成具有频率 40Xft的测试时钟，该频率40Xft是测试模式下第一 PLL 14的上限输 入频率，用于测试输入频率上限。接着，具有频率40Xft的测试时钟 在第一PLL14处用N进行倍频。因此，具有频率40XNXft的时钟被 输入到可变分频电路34。因此，可变分频电路34将具有频率40XNX ft的时钟分频到1/2XN，以生成具有频率20Xft的时钟，该频率20X ft是第二PLL24的上限输入频率。换言之，可变分频电路34通过分频 因子分频来自第一 PLL 14的输出时钟，该分频因子等于(第一 PLL 14 的上限输入频率)/ (第二PLL 24的上限输入频率)X (第一PLL 14 的倍频因子)的倒数。
接着，在下文中解释根据本发明的第四实施例的测试LSI 104的 方法。根据本发明的测试LSI 104的方法用于检查LSI 104中嵌入的 PIX。
首先，测试装置202连接到LSI 104。具体地，信号发生器202A 连接到位于第一 PLL 14上游的选择器541，并且信号测量装置202B 连接在第二PLL 24的下游。
接着，如图6所示，信号发生器202A例如在测试模式下生成具有 频率4Xft的测试时钟，用于测试输入频率下限。与此同时，测试装置 202发送控制信号，使得连接到第一PLL 14的选择器541输入由信号 发生器202A生成的具有频率4Xft的测试时钟至第一 PLL 14。进而， 测试装置202发送控制信号，使得连接到第二 PLL 24的选择器542输
入来自可变分频电路34的输出时钟至第二 PLL 24。进而，测试装置 202发送控制信号，使得可变分频电路34将分频因子设置为1/4XN。 然后，信号测量装置202B测量来自第二 PLL 24的输出时钟的频率。
在这点上，如果第一PLL 14工作正常，则来自第一PLL14的输 出时钟的频率变为频率4XNXft。接着，由于来自第一PLL14的输出 时钟被可变分频电路34分频，所以到达第二 PLL 24的输入时钟的频 率变为频率lXft。然后，如果第二PLL24工作正常，则来自第二PLL 24的输出时钟的频率变为频率MXft。因此，如果第一和第二PLL 14 和24中的一个或两者有缺陷，则在信号测量装置202B处测量的时钟 不具有频率MXft。用这种方式，能够在单一测试中执行LSI 104中嵌 入的每个锁相环电路的检査。
另一方面，如图7所示，信号发生器202A例如在测试模式下生成 具有频率40Xft的测试时钟，用于测试输入频率上限。与此同时，测 试装置202发送控制信号，使得连接到第一 PLL 14的选择器541输入 由信号发生器202A生成的具有频率40Xft的测试时钟至第一 PLL 14。 进而，测试装置202发送控制信号，使得连接到第二PLL24的选择器 542输入来自可变分频电路34的输出时钟至第二PLL24。进而，测试 装置202发送控制信号，使得可变分频电路34将分频因子设置为1/2 XN。然后，信号测量装置202B测量来自第二PLL24的输出时钟的频 率。
在这点上，如果第一PLL 14工作正常，则来自第一PLL14的输 出时钟的频率变为频率40XNXft。接着，由于来自第一PLL 14的输 出时钟被可变分频电路34分频，所以到达第二 PLL 24的输入时钟的 频率变为频率20Xft。然后，如果第二PLL24工作正常，则来自第二 PLL 24的输出时钟的频率变为频率20XMXft。因此，如果第一和第 二 PLL 14和24中的一个或两者有缺陷，则在信号测量装置202B处测 量的时钟不具有频率20XMXft。用这种方式，能够在单一测试中执行
LSI 104中嵌入的每个锁相环电路的检查。
顺便提及，尽管在这个实施例中为了便于说明起见，分别将上限 和下限定义为4Xft和40Xft，但是它们并不限于这些值。 一般地，PLL 的操作环境会取决于实际工作环境中的环境温度而变化。对于这样的 情况，具有从来自OSC44的时钟的频率ft移位几个至几十个百分点的 频率的到达PLL的输入时钟，能够模拟类似的环境。这个实施例适合 于测试PLL甚至在这样的环境下是否也会正常工作。在这种情况下， 通过使用这样的时钟，该时钟的实际频率ft变化士几个百分点至几十 个百分点，能够检査LSI的锁定范围。
如上所述，在LSI 104和测试LSI 104的方法中，第一PLL14和 第二 PLL 24在测试模式下通过可变分频电路34串联连接。进而，可 变分频电路34分频来自第一 PLL 14的输出时钟，使得具有第二 PLL 24 的下限频率的时钟在测试模式下被输入到第二PLL 24，用于测试输入 频率下限。进而，可变分频电路34分频来自第一PLL14的输出时钟， 使得具有第二 PLL 24的上限频率的时钟在测试模式下被输入到第二 PLL 24，用于测试输入频率上限。用这种方式，能够在单一测试中执 行第一和第二PLL 14和24的锁定范围的检查。结果，能够减少检查 PLL的锁定范围所需的时间。
顺便提及，尽管在LSI 104中嵌入了两个PLL，但是可以以与第 二实施例类似的方式在LSI104中嵌入多于两个的PLL。在这种情况下， LSI104包括S个PLL (S为满足S》2的整数)和S—1个可变分频电 路341、 342、……、34S—l，其中第(k一1) PLL (k为满足2《k《S 的整数)通过可变分频电路34k—l连接到第kPLL。
进而，在第四实施例中，通过在信号发生器202A处生成具有频率 ft的测试时钟，并且将可变分频电路34的分频因子设置为第一 PLL 14 的倍频因子的倒数，以与第一实施例类似的方式，用与正常模式下相
同的操作条件，可以检査PLL。
根据本发明的实施例，LSI进一步包括计数器，其中可以通过以下 执行测试用分频电路或设计用于连接的PLL从最上游到最下游串联
连接全部PLL，将由OSC生成的时钟输入到最上游的PLL，以及用计 数器计数来自最下游的PLL的输出时钟。
进而，根据本发明的实施例，LSI进一步包括(多个)输出端，用 于通过信号测量装置测量来自LSI中嵌入的每个PLL的输出时钟，以 便在LSI之内分开地检查每个PLL，并且向外输出计数值。
明显的是，本发明不限于上述实施例，而是可以被修改和改变， 而不脱离本发明的范围和精神。
权利要求
1.一种半导体集成电路，包括S个锁相环电路(S为满足S≥2的整数)，其中，第(k-1)锁相环电路在测试模式下串联连接到第k锁相环电路(k为满足2≤k≤S的整数)。
2. 如权利要求l所述的半导体集成电路，其中，所述第(k一l) 锁相环电路和所述第k锁相环电路被连接，使得具有与在正常模式下 相同频率的时钟在测试模式下被输入到所述第(k一l)锁相环电路和 所述第k锁相环电路。
3. 如权利要求l所述的半导体集成电路，进一步包括分频电路， 其在测试模式下连接在所述第(k一l)锁相环电路和所述第k锁相环 电路之间，其中，所述分频电路对来自所述第(k一l)锁相环电路的输出时 钟进行分频，使得具有与在正常模式下相同频率的时钟在测试模式下 被输入到所述第k锁相环电路。
4. 如权利要求2所述的半导体集成电路，进一步包括分频电路， 其在测试模式下连接在所述第(k一l)锁相环电路和所述第k锁相环 电路之间，其中，所述分频电路对来自所述第(k一l)锁相环电路的输出时 钟进行分频，使得具有与在正常模式下相同频率的时钟在测试模式下 被输入到所述第k锁相环电路。
5. 如权利要求3所述的半导体集成电路，其中，所述分频电路具 有相当于所述第(k一l)锁相环电路的倍频因子的倒数的分频因子。
6. 如权利要求1所述的半导体集成电路，进一步包括分频电路，其在测试模式下连接在所述第(k一l)锁相环电路和所述第k锁相环 电路之间，其中，具有与在正常模式下相同频率的时钟在测试模式下被输入到所述第k锁相环电路，并且所述分频电路具有可变分频因子。
7. 如权利要求l所述的半导体集成电路，进一步包括设计用于连 接的锁相环电路，其在测试模式下连接在所述第(k一l)锁相环电路 和所述第k锁相环电路之间，其中，所述设计用于连接的锁相环电路对来自所述第(k一l)锁 相环电路的输出时钟进行倍频，使得具有与在正常模式下相同频率的 时钟在测试模式下被输入到所述第k锁相环电路。
8. 如权利要求2所述的半导体集成电路，进一步包括设计用于连 接的锁相环电路，其在测试模式下连接在所述第(k一l)锁相环电路 和所述第k锁相环电路之间，其中，所述设计用于连接的锁相环电路对来自所述第(k一l)锁 相环电路的输出时钟进行倍频，使得具有与在正常模式下相同频率的 时钟在测试模式下被输入到所述第k锁相环电路。
9. 一种半导体集成电路，包括P个锁相环电路组(P为满足P》2的整数)，所述锁相环电路组 中的每一个具有在正常模式下向其输入具有相同频率的时钟的S个锁 相环电路(S为满足S^2的整数)；第一分频电路，其在测试模式下串联连接在第(k一l)锁相环电 路(k为满足2《k《S的整数)和第k锁相环电路之间；以及第二分频电路，其在测试模式下连接在第(r一l)锁相环电路组 (r为满足2《r《S的整数)和第r锁相环电路组之间，其中，所述第(k一l)锁相环电路和所述第k锁相环电路是串联 连接的，并且所述第(r一l)锁相环电路组和所述第r锁相环电路组是 串联连接的；所述第一分频电路对来自所述第(k一l)锁相环电路的输出时钟 进行分频，使得得到的频率等于到达在正常模式下操作的所述第k锁 相环电路的输入时钟的频率；并且所述第二分频电路对来自所述第(r一l)锁相环电路组的第S锁 相环电路的输出时钟进行分频，使得得到的频率等于到达在正常模式 下操作的所述第r锁相环电路组的第一锁相环电路的输入时钟的频率。
10. 如权利要求9所述的半导体集成电路，进一步包括 第一锁相环电路组和第三锁相环电路组，在正常模式下向所述第一锁相环电路组和所述第三锁相环电路组输入具有相同频率的时钟； 第三分频电路，在正常模式和测试模式下向所述第三分频电路输入来自所述第一锁相环电路组的输出时钟；以及第二锁相环电路组，其通过所述第三分频电路连接到所述第一锁相环电路组，来自所述第三分频电路的输出时钟在正常模式和测试模式下被输入到所述第二锁相环电路组；其中，所述分频电路将所述第二锁相环电路组连接到所述第三锁相环电路组。
11. 一种测试半导体集成电路的方法，所述半导体集成电路包括S 个锁相环电路(S为满足S》2的整数)，其中第(k一l)锁相环电路(k为满足2《k《S的整数)串联连接到第k锁相环电路，所述方法包括将测试信号输入到所述半导体集成电路的最上游的锁相环电路；以及检查来自所述半导体集成电路的最下游的锁相环电路的输出时钟。
全文摘要
本发明涉及半导体集成电路及其测试方法。所述半导体集成电路包括S个PLL(S为满足S≥2的整数)，并且第(k-1)PLL 12_(k-1)(k为满足2≤k≤S的整数)在测试模式下连接到第k PLL 12_k。用这种方式，能够在单一测试中执行S个PLL的检查，并从而能够减少检查具有多个PLL的半导体集成电路中嵌入的PLL所需的时间。
文档编号G01R31/28GK101340190SQ200810095928
公开日2009年1月7日 申请日期2008年4月25日 优先权日2007年4月27日
发明者小川隼人 申请人:恩益禧电子股份有限公司