专利名称：可程控的纳米级别集成电路内置自检控制器的制作方法
技术领域：
本发明属于集成电路技术领域，尤其是一种可程控的纳米级别集成电路内置自检控制器。
背景技术：
高速扫描检测是对90nm以下芯片检测延迟缺陷的重要方法。为了使用检测器在检测过程中抓住延迟缺陷，我们必须采用同正常使用模式下一致的高速测试时钟。当这种高速测试时钟直接由检测器驱动时，提供这些高速时钟会产生如下一些困难(1)为了降低检测成本与生产成本的比例，传统的检测仪器或者低花费低容量的检测器仍然用于高速芯片的检测；(2)当时钟频率超过IOOMHz，为降低检测器之间的误差，接ロ延迟和内部嵌入时钟的延迟会越来越困难。为了解决上述问题，业界提出了在检测中使用锁相环(PLL)嵌入技术以提供高速检测时钟的办法。例如，当使用逻辑内置自检(Built-1n-Self-Test或简称BIST)，就不会出现上述问题，因为所有高速时钟都由内部BIST控制器产生，而检测器只用慢速时钟提供控制数据。如果BIST控制器的时钟也由检测器提供，它仍可以用时钟扩频器得到高速内部时钟。然而，对于多时钟域和多时钟频率的设计，BIST控制器必须能够运行不同的捕获时钟次序以检测不同时钟域之间或同时钟域内的缺陷。通常为了得到更好的缺陷覆盖率，BIST控制器会固化一系列提前定义的捕获时钟次序，这样ー来限制了后续捕获时钟次序的自由度，这是由于(I) 一个芯片设计和它的后期修改版本如果间隔足够长的时间自然会使用不同生产エ艺，随着生产エ艺快速升级，预测必须检测的关键路径变得非常困难。众所周知，使用铝技术，在ISOnm以下线路延迟超出门延迟；如果使用铜技术，在130nm以下线路延迟超出门延迟；到达90nm，线路延迟会占据全部延迟的75%。因此，随生产エ艺变化，采用新时钟次序的新关键路线也会随之出现。在这种情况下，旧的捕获时钟次序不一定在新的エ艺下仍然有效。(2)在90nm以下，布局布线前的芯片速度不可准确预测，这使得传统的时序分析方法(例如静态时间分析和仿真系统)不准确。在芯片真正制造出来之前很难发现所有的关键路径。在这种情况下，ー些真正的关键路径很可能不在检测之列。从エ业实践中，我们确实见过ー些芯片通过了所有的全速检测，但仍然在正常工作中失败。下面对现有的BIST控制器的工作原理进行说明，如图1所示，该BIST控制器包括三个时钟域clk_l、clk_2和clk_3。在正常工作时，bist_run关闭，因此输入时钟clk_l、clk_2和clk_3经过多路复用器驱动工作电路；在BIST检测吋，bist_run被打开，并且每个输入时钟被ー个多路复用器阻断。当scan_enable信号到来时,一个缓慢的shift_clock信号驱动工作电路移进/移出数据，该shift_cl0ck是从BIST控制器里面经过ー个时钟分频器得到的；当Scan_enable信号关闭，电路进入捕获模式，同时ー个波形产生器在特定的捕获窗ロ发出提前设定的波形。BIST控制器的驱动波形产生器产生三个捕获时钟bist_cap_clk_l、bist_cap_clk_2和bist_cap_clk_3经过多路复用器驱动工作电路。时钟波形产生自一个单独时钟输入，标记为“BIST_CLK”，该单独时钟来自最快的外部时钟输入(本例采用最快的外部时钟clk_3)。为了检测有多个时钟域和多个时钟频率的设计，使用者可以定义多个捕获窗ロ，然后控制波形产生器在捕获窗口内产生已定义好的时钟波形。在图2给出的ー个用捕获窗ロ全速检测时钟域的例子中，包括同时钟域内测试和不同时钟域之间测试。假设ー个捕获窗ロ波形需要捕获时钟bist_cap_clk_l为50MHz，捕获时钟bist_cap_clk_2为100MHz，捕获时钟bist_cap_clk_3为200MHz，如果使用者想产生图中所示的捕获窗ロ波形，就要建立波形产生器以产生按捕获时钟bist_cap_clk_x (x=l, 2, 3)的正确信号序列。利用这种方式可以在全速检测中灵活制造任何提前定义的捕获窗ロ波形。但是，上述BIST控制器存在以下一些问题由于波形产生器是固化在设计中的，因此无法重新配置；同时，在BIST控制器中嵌入ー个模式状态机用于输出模式，在BIST控制器合成过程中，固定数量的检测模式被使用者提前确定，并且每个检测模式都有提前決定的测试向量数，另外每个检测模式都有ー个固定的捕获窗ロ波形，当模式状态机达到所设定的测试向量数时，一个带有新捕获窗ロ的新检测模式就会被启动；模式状态机和每个模式下的测试向量数量也是固化在设计中的，无法灵活配置。
发明内容
本发明的目的在于克服现有技术的不足，提供一种设计合理、能够对BIST控制器可重新编程并可灵活更改测试时钟次序的可程控的纳米级别集成电路内置自检控制器。本发明解决其技术问题是采取以下技术方案实现的一种可程控的纳米级别集成 电路内置自检控制器，包括核心功能控制单元、PLL控制器和多个多路复用器，所述的核心功能控制单元输出的控制信号与PLL控制器的输入端相连接，该PLL控制器的输出信号连接到多个多路复用器的一输入端上，每个多路复用器的另ー输入端与外部时钟信号相连接，每个多路复用器的输入控制端与核心功能控制单元输出的BIST运行信号相连接，每个多路复用器的输出端连接到PLL交换电路上，该PLL交换电路的信号输入端还与PLL信号相连接，该PLL交换电路输出多个时钟域与核心待测电路相连接，该PLL交换电路还输出一単独时钟BIST_CLK信号分别与PLL控制器及核心功能控制单元相连接，核心功能控制单元的测试控制端与核心待测电路相连接实现对其进行测试控制功能。而且，所述的PLL控制器由可程控任意波形产生器和内部可程控锁相环连接构成。而且，所述的可程控任意波形产生器由多行多列相互连接的ニ维扫描单元构成，2D扫描单元的行数决定了所有在捕获窗ロ的活跃时钟的最大频率范围和每个时钟的最大脉冲数；2D扫描单元的列数定在捕获窗口中同时活跃的时钟最大数量。而且，所述的2D扫描单元包括触发器、影子触发器和多路复用器，2D扫描单元(i，j)内的触发器D端与扫描单元(i, j_l)的输出相连接，该触发器CP端与shift_clock相连接，该触发器Q端分别连接到扫描单元(i，j+l)和多路复用器的一输入端上，该多路复用器的另ー输入端与扫描单元(i+1，j)的输出相连接，该多路复用器的控制端与扫描单元外的触发器Q端相连接，该多路复用器的输出连接到影子触发器D端，影子触发器Q端输出到扫描単元(1-1, j)上，该影子触发器CP端与扫描单元外的与门输出端相连接，该与门的两个输入端分别连接hclk信号和scan_enbale信号,该hclk信号由bist_clk信号经时钟放大器输出产生，该hclk信号同时连接到扫描单兀外的触发器CP端,该scan_enbale信号还连接到扫描单元外的触发器D端，所述的i，j分别表示扫描单元的行号和列号。而且，所述核心功能控制单元内置有有限元状态机输出控制PLL控制器所需要的时钟波形。本发明的优点和积极效果是本发明设计合理，可以在BIST逻辑嵌入芯片后仍然给予一定程度的灵活性来更改测试时钟次序,产生所需的全速时钟次序,能够方便地对有多个时钟域和多个时钟频率的设计进行全速检测和芯片纠错，可在増加少量硬件开销的基础上，有效提高了缺陷检测
的覆盖率。
·
图1为传统逻辑BIST控制器的电路图；图2为传统逻辑BIST控制器的捕获窗ロ示意图；图3为本发明的电路框图及其应用示意图；图4为可程控任意波形产生器的电路框图；图5为可程控任意波形产生器中的2D扫描单元电路框图；图6为使用2D扫描单元注册的BIST控制器的波形实例。
具体实施例方式以下结合附图对本发明做进ー步详述。一种可程控的纳米级别集成电路内置自检控制器，如图3所示，包括核心功能控制単元、PLL控制器和多个多路复用器，所述的核心功能控制单元输出的控制信号与PLL控制器的输入端相连接，该PLL控制器的输出信号连接到多个多路复用器的一输入端上，每个多路复用器的另ー输入端与外部时钟信号相连接，每个多路复用器的输入控制端与核心功能控制单元输出的BIST运行信号(biSt_run信号)相连接，每个多路复用器的输出端连接到PLL交换电路上，PLL交换电路的信号输入端还与PLL信号相连接，该PLL交換电路输出三个时钟域clk_l、clk_2和clk_3与核心待测电路相连接，该PLL交换电路还输出ー单独时钟输入(BIST_CLK信号)分别与PLL控制器及核心功能控制单元相连接，核心功能控制単元的测试控制端与核心待测电路相连接实现对其进行测试控制功能。当bist_run被置成” I” 时,PLL 控制器(PLL Controller)将控制 PLL 交换电路(switching circuit)工作，ー个可程控序列可以被移入或移出PLL控制器。PLL控制器的控制过程可能需要一个设定程序，该设定程序通过核心功能控制单元内置的有限元状态机(FSM)控制输出所需的时钟波形。在本实施例中，PLL控制器由可程控任意波形产生器和内部可程控锁相环连接构成。下面对可程控任意波形产生器和内部可程控锁相环分别进行说明如图4所示，可程控任意波形产生器由ニ维(2D)扫描单元组组成。在本实施例中，扫描单兀组包括5行6列扫描单兀,可以最大产生6个时钟域的波形,姆ー个方形框所表不的元素被叫做ー个2D扫描单元。2D扫描单元组的行数叫“深度”，该2D扫描单元组的深度决定了所有在捕获窗ロ的活跃时钟的最大频率范围和每个时钟的最大脉冲数；2D扫描单元组的列数叫“宽度”，该2D扫描单元组的宽度决定在捕获窗口中同时活跃的时钟最大数量。2D扫描单元的结构如图5所示，该图给出了 2D扫描单元内部结构(长方形框里)和其外部控制信号(长方形框外)连接关系。2D扫描单元包括触发器(DFF)、影子触发器(SDFF)和多路复用器，下面以第ith行和第jth列的2D扫描单元(i，j)为例进行说明。2D扫描单元(i，j)内的DFF的D端与扫描单元(i，j-1)的输出相连接，DFF的CP端与shift_clock相连接，DFF的Q端分别连接到扫描单元(i，j+1)和多路复用器的一输入端上，该多路复用器的另ー输入端与扫描单元(i+l，j)的输出相连接，多路复用器的控制端与2D扫描单元外的触发器的Q端相连接，该多路复用器的输出连接到SDFF的D端，SDFF的Q端输出到扫描单元(1-1，j)上，该SDFF的CP端与2D扫描单元外的与门输出端相连接，该与门的两个输入端分别连接hclk信号和scan_enbale信号,该hclk信号由bist_clk信号经时钟放大器输出产生，该hclk信号同时连接到2D扫描单兀外的触发器的CP端,该scan_enbale信号还连接到2D扫描单元外的触发器的D端。在核心功能控制单元闲置状态时，我们可以重新设置任意波形产生器。我们用核心功能控制单元产生的shift_cl0ck信号将控制数据移入到每个2D扫描单元的触发器(DFF)中，同一 shift_cl0ck也适用于扫描链测试数据移入过程。波形输入(Scan_In)被测试台或者边界扫描控制，也可以将波形控制数据存储到片上闪存或者只读存储器中。一旦波形控制数据下载到2D扫描单元的DFF上，新的检测部分可以启动。bist_clk经过时钟放大器产生ー个高频时钟(hclk)用来驱动每个影子触发器(SDFF)的时钟。当Scan_enable为”1”时，被测电路在扫描链移动模式并且每个SDFF的时钟没有脉冲；当scan_enable为”0”吋，每个SDFF的时钟脉冲被hclk驱动。我们也使用hclk驱动ー个触发器的下降沿触发时钟并且Scan_enable与这个触发器的数据输入部分连接。因此，更新的scan_enable传到多路复用器(MUX)的选择输入端要比SDFF时钟被触发晚半个时钟周期，这样ー来，当第一个hclk脉冲到达SDFF吋，MUX选择输入端仍在“ 1”，它会将所有波形控制数据从DFF转移到影子触发器SDFF，这样ー来，输入的波形控制数据在DFF中保持不变，并被用到后期大量测试相量中。在使用每个测试相量的过程中，当捕获窗ロ到来并且因为第二个hclk脉冲的到来导致多路复用器(MUX)的选择输入端为” 0”，波形控制数据由底层向顶层垂直上升移出，这样ー来，就可以产生所预期的任意波形。当捕获窗ロ结束，scan_enable会回到”1”，SDFF停止移动。以上整个过程在每个测试相量中重复，因此，每个测试相量从DFF下载波形控制数据到SDFF并且在捕获窗口中移出SDFF。当预先设定的测试相量数量用完，使用同一捕获窗ロ的检测终止，如果还需使用其他捕获窗ロ的波形，可以重复以上过程。图6给出了使用带有(5X6) 2D扫描注册的可编辑BIST控制器的波形实例。通常我们设定hclk的频率是bist_clk频率的两倍，如果需要更高时钟频率，通过PLL也容易做至IJ。扫描单元组的宽度是由捕获过程中必须同时激励的时钟数目決定的，而扫描单元组的深度则是由波形控制数据的长度決定的。扫描单元组的深度是与最慢时钟的频率和最慢时钟连续脉冲的个数相关，例如，bist_clk是200MHz，hclk是400MHz，最慢时钟是50MHz，为产生两个连续50MHz时钟脉冲，需要(1+4+4+4+1)=14比特的控制数据，也就是说在这个例子中扫描单元组的深度为14。其中，第一控制比特和最后控制比特设置为“0”，用来启动和終止如图5所示波形。如果时钟频率差别很大，就需要较深的扫描单元组来实现波形，这有可能导致大的硬件额外开销，为解决此问题，可以使用内部可程控锁相环(PLL)。所述的内部可程控锁相环(PLL)在现代芯片设计中广泛应用。大多数PLL交换电路可通过控制内部寄存器或输入端来程控。为了实现ー个更“贴近真实情況”的有效测试，最好使用同正常操作一祥的全速时钟，因此，使用芯片上PLL提供全速时钟而不是用BIST控制器本身制造它们。随着不同时钟域的数量和不同时钟频率数量的増加，时钟次序也变得越来越复杂化。因此，我们可以用所述的任意波形产生器来直接控制PLL内部寄存器和PLL控制的输入端。当PLL控制位数小于由PLL制造的全部时钟数时，我们可以采用较小的扫描单元组宽度；同理，如果控制PLL的时钟周期小于它所制造的最慢钟的时钟周期，我们可以采用较小的扫描单元组深度。因此，2D扫描单元组行数由控制PLL交换电路的序列深度决定，而2D扫描单元组列数由PLL的控制比特的数量決定。需要强调的是，本发明所述的实施例是说明性的，而不是限定性的，因此本发明包括并不限于具体实施方式
中所述的实施例，凡是由本领域技术人员根据本发明的技术方案得出的其他实施方式，同样属于本发明保护的范围。
权利要求
1.一种可程控的纳米级别集成电路内置自检控制器，其特征在于包括核心功能控制单元、PLL控制器和多个多路复用器，所述的核心功能控制单元输出的控制信号与PLL控制器的输入端相连接，该PLL控制器的输出信号连接到多个多路复用器的一输入端上，每个多路复用器的另一输入端与外部时钟信号相连接，每个多路复用器的输入控制端与核心功能控制单元输出的BIST运行信号相连接，每个多路复用器的输出端连接到PLL交换电路上，该PLL交换电路的信号输入端还与PLL信号相连接，该PLL交换电路输出多个时钟域与核心待测电路相连接，该PLL交换电路还输出一单独时钟BIST_CLK信号分别与PLL控制器及核心功能控制单元相连接，核心功能控制单元的测试控制端与核心待测电路相连接实现对其进行测试控制功能。
2.根据权利要求1所述的可程控的纳米级别集成电路内置自检控制器，其特征在于所述的PLL控制器由可程控任意波形产生器和内部可程控锁相环连接构成。
3.根据权利要求2所述的可程控的纳米级别集成电路内置自检控制器，其特征在于所述的可程控任意波形产生器由多行多列相互连接的二维扫描单元构成，2D扫描单元的行数决定了所有在捕获窗口的活跃时钟的最大频率范围和每个时钟的最大脉冲数；2D扫描单元的列数定在捕获窗口中同时活跃的时钟最大数量。
4.根据权利要求3所述的可程控的纳米级别集成电路内置自检控制器，其特征在于所述的2D扫描单元包括触发器、影子触发器和多路复用器，2D扫描单元(i，j )内的触发器D端与扫描单元(i, j-1)的输出相连接，该触发器CP端与shift_clock相连接,该触发器Q端分别连接到扫描单元(i，j+l)和多路复用器的一输入端上，该多路复用器的另一输入端与扫描单元(i+1，j)的输出相连接，该多路复用器的控制端与扫描单元外的触发器Q端相连接，该多路复用器的输出连接到影子触发器D端，影子触发器Q端输出到扫描单元上，该影子触发器CP端与扫描单元外的与门输出端相连接，该与门的两个输入端分别连接hclk信号和scan_enbale信号,该hclk信号由bist_clk信号经时钟放大器输出产生,该hclk信号同时连接到扫描单元外的触发器CP端,该scan_enbale信号还连接到扫描单元外的触发器D端，所述的i，j分别表示扫描单元的行号和列号。
5.根据权利要求1所述的可程控的纳米级别集成电路内置自检控制器，其特征在于所述核心功能控制单元内置有有限元状态机输出控制PLL控制器所需要的时钟波形。
全文摘要
本发明涉及一种可程控的纳米级别集成电路内置自检控制器，其技术特点是包括核心功能控制单元、PLL控制器和多个多路复用器，所述的核心功能控制单元输出的控制信号与PLL控制器的输入端相连接，该PLL控制器的输出信号及外部时钟信号连接到多个多路复用器的输入端上，每个多路复用器的输出端连接到PLL交换电路上，该PLL交换电路输出多个时钟域与核心待测电路相连接，核心功能控制单元的测试控制端与核心待测电路相连接实现对其进行测试控制功能。本发明设计合理，能够方便地对有多个时钟域和多个时钟频率的设计进行全速检测和芯片纠错，可在增加少量硬件开销的基础上，有效提高了缺陷检测的覆盖率。
文档编号G01R31/3183GK103033739SQ201210572608
公开日2013年4月10日 申请日期2012年12月20日 优先权日2012年12月20日
发明者黄宇 申请人:天津联芯科技有限公司