卫星导航抗干扰天线调零处理数据同步方法与流程

本发明属于卫星导航领域，涉及一种卫星导航天线抗干扰处理方法。

背景技术：

近年来多次局部战争的实践表明，未来战争电子信息系统电磁环境非常复杂，电子信息设备将面临电子干扰的严重威胁。卫星导航技术因其全天候、广覆盖和低成本等特点展示出强大的竞争力，被广泛的使用。但是，卫星信号到达地球表面的信号电平约为-130dBmw，如此微弱的信号，在实际导航应用环境中，极易受到外来干扰导致卫星导航接收机无法正常工作。通常为卫星导航接收机增加抗干扰设备以保证卫星导航接收机能正常工作。

目前，常用的抗干扰算法主要有自适应调零抗干扰算法、波束形成抗干扰算法等。该类算法通过空域、空时联合或空频联合对消掉干扰信号，实现抗干扰的目的。但算法在FPGA实现时不能做到数据的同步处理，会降低抗干扰算法的性能。

技术实现要素：

为了克服现有技术的不足，本发明提供一种抗干扰天线调零算法FPGA实现的数据同步处理方法，该方法可以实现抗干扰处理数据同步的目的，提高抗干扰能力。

本发明解决其技术问题所采用的技术方案包括以下步骤：

步骤一，对AD采样的数据进行降低一倍速率的降采样，即AD采样频率为fs，降采样频率为fs/2；

步骤二，对降采样数据采用自适应调零算法进行抗干扰处理，得到其中为估计得到的期望信号；y(n)为期望信号0；x(n)为n时刻的阵列天线采样数据，w(n)为计算的阵列权值，初始值取[1，0，…，0]，e(n)为n时刻的阵列输出误差，μ为收敛步长；

步骤三，对抗干扰处理后的数据进行两倍插值处理，插值后信号输出速率为fs。

所述抗干扰处理的最小工作频率为2*fs，每2*fs个时钟，抗干扰处理完成一次权值计算，权值与输入数据相乘后输出。

所述期望信号y(n)的取值为0；所述收敛步长μ的取值为0.0001。

所述的插值处理方法包括插零值和CIC插值。

本发明的有益效果是：可以使降采样后的数据与权值达到同步处理的目的，使当前权值作用于当前数据，提高抗干扰权值的计算精度，提升抗干扰性能。

附图说明

图1是数据同步处理结构示意图；

图2是阵列抗干扰数据同步处理构图。

具体实施方式

下面结合附图和实施例对本发明进一步说明，本发明包括但不仅限于下述实施例。

抗干扰调零算法的数据同步处理方法处理框图如图1所示，阵列接收信号通过接收天线、下变频及AD变换成为数字信号输入到FPGA中，在FPGA中完成抗干扰调零算法的数据同步处理，其实现步骤如下：

步骤一：数字降采样处理

AD采样频率fs，因FPGA工作最高时钟频率受到限制，为降低FPGA的最高工作时钟，首先对采样的数据进行降采样。信号有一定带宽，降采样不能使信号频率发生混叠，一般降低一倍速率，即fs/2。

步骤二：高速抗干扰处理

抗干扰一般使用自适应调零算法(公知步骤)，其算法原理为：

其中为估计得到的期望信号；y(n)为期望信号，一般为0；x(n)为n时刻的阵列天线采样数据，w(n)为计算的阵列权值，初始值取[1，0，…，0]，e(n)为n时刻的阵列输出误差，μ为收敛步长，经验值取0.0001。

FPGA进程的并行运行机制以及抗干扰算法计算的延时影响，当前x(n)计算得到的权值w(n+1)，不能作用于x(n+1)。为实现数据同步处理，可以提高抗干扰处理速度，即在降采样输出数据发生一次变化的时钟周期内，抗干扰处理完成一次抗干扰权值的计算。在降采样中，信号采样频率降低一倍，自适应调零抗干扰算法计算一次权值需要4个时钟周期，抗干扰处理的最小工作频率为4*fs/2＝2*fs。每2*fs个时钟，抗干扰算法完成一次权值计算，权值与输入数据相乘后输出。抗干扰完输出的数据频率为fs/2。

步骤三：插值信号处理

D/A的工作时钟为fs，抗干扰FPGA输出信号速率应该也为fs。抗干扰处理输出信号的速率为fs/2，需对信号进行两倍插值处理，插值完信号输出速率为fs。常用的插值处理方式有两种：插零值与CIC插值。

对于4阵元半波长线性布阵阵列，A/D、D/A及FPGA系统输入时钟为60MHz，抗干扰数据同步处理框图如图2所示。对于GPS信号，信号带宽为2MHz，射频前端处理完后转变为中频信号，中频频率为5MHz。经过A/D采样后输入到FPGA中，在FPGA中的数据同步处理方式如下：

步骤一：数字降采样处理

GPS中频信号频率为5MHz，信号带宽为2MHz，采样频率为60MHz，经过一倍抽取采样频率降低为30MHz，GPS中频信号不会发生混叠。

步骤二：高速抗干扰处理

抗干扰处理的输入信号采样频率为30MHz，自适应调零抗干扰处理式(1)完成一次抗干扰处理需要4个时钟周期，抗干扰处理的工作时钟为120MHz。

自适应调零算法式(1)，y(n)为期望信号，取为0值；w(n)为计算的阵列权值，初始值取[1，0，…，0]，μ为收敛步长，取0.0001。

自适应调零算法迭代时第一步先计算需要两个时钟周期，第二步计算w(n+1)＝w(n)-2μe^H(n)*x(n)，需要两个时钟周期，e(n)直接取为经过四个时钟处理周期，计算得到w(n+1)权值，此时抗干扰输入数据更新为x(n+1)。抗干扰输出的输出频率为30MHz。

步骤三：插值信号处理

D/A的工作时钟频率为60MHz，FPGA输出信号速率应该也为60MHz。抗干扰处理输出信号的频率为30MHz，对抗干扰处理信号进行两倍插值处理，插值算法直接使用插零值，插值完成后做相应的滤波处理，处理完后信号的输出频率为60MHz，输出给D/A模块。