多通道参考时钟发生模块的制作方法

本发明属于电子测试测量领域，涉及虚拟仪器技术，适用于对通道数、参考时钟精度和稳定度具有较高要求的数字/模拟信号测试系统，如频谱仪、电磁干扰接收机等测试系统。

背景技术：

目前，国内已有一些时钟发生模块产品，但存在通道数较少、外部输入参考时钟频率不能连续可调、输入功率范围较窄、输出参考时钟稳定度和相噪差等技术问题。然而，随着科学技术的迅速发展，测试系统集成模块数量越来越多，对时钟参考源的数量需求与日俱增，复杂度愈来愈高，信号速度趋于高速化，对时钟抖动和稳定性的要求也越来越高。因此，国内现有的时钟发生模块已经不能完全满足现在测试系统的市场需求。

技术实现要素：

本发明旨在针对上述问题，提出一种多通道参考时钟发生模块的研制方法。

本发明的技术方案在于：

多通道参考时钟发生模块，包括通过高速连接器连接的数字控制卡以及时钟板卡，数字控板卡包括通过总线接口连接的机框以及fpga模块，fpga模块与时钟板卡连接；

时钟板卡包括两路时钟参考信号，分别为内部参考时钟信号以及外部参考时钟信号；其中，内部参考时钟信号依次连接有第一功率分配模块以及时钟调理电路，从而输出10m的内部参考时钟；外部参考时钟信号依次连接有参考时钟选择模块、dds频率合成模块、第二功率分配模块以及时钟调理电路；

所述的dds频率合成模块包括依次连接的锁相环、压控晶振vcxo以及第一一分二功率分配器，所述第一一分二功率分配器输出端一端与第二功率分配模块连接，另一端通过dds与锁相环连接；

所述的第二功率分配模块包括第二一分二功率分配器、第一一分三功率分配器以及第二一分三功率分配器，其中，第二一分二功率分配器的输入端与第一一分二功率分配器输出端连接；两个第一一分三功率分配器以及第二一分三功率分配器的输入端分别连接第二一分二功率分配器的输出端，第一一分三功率分配器以及第二一分三功率分配器的输出端均连接有第二时钟调理电路，从而输出6路时钟信号，分别为5路100m时钟信号以及1路10m时钟信号。

所述的时钟调理模块包括依次连接的低噪声放大器、低通滤波器以及衰减器。

所述的输出1路10m时钟信号的时钟调理模块之前还设有分频器。

所述的衰减器为π型衰减器，所述的低通滤波器为椭圆函数滤波器。

所述的第一功率分配模块包括第三一分二功率分配器以及第二衰减器；所述第三一分二功率分配器的输出端一端与第二衰减器连接，另一端与参考时钟选择模块连接。

所述的参考时钟包括射频开关，所述的射频开关一端连接外部参考时钟，另一端与第三一分二功率分配器的输出端连接；所述的外部参考时钟还连接有限幅器。

还包括时钟开关电路，所述的时钟开关电路包括供电输入端、供电输出端以及连接在供电输入端以及供电输出端之间的开关控制电路，其中包括mos管，还包括控制信号线上串接的电阻以及npn型三极管，所述的npn型三极管与供电输入端之间还分别并联有电阻以及电容。

本发明的技术效果在于：

本发明的主要特点是输出时钟通道数量多，可以达到5路100mhz和2路10mhz输出；内部/外部输入参考时钟切换，满足用户各个设备间同步需求；外部参考时钟信号1mhz~110mhz连续可调；全温范围内输出时钟稳定度可达到±50ppb；并且可单独对输出时钟通道进行关断/打开。通过上述技术问题的突破，解决了当前信号测试系统中面临的复杂度、差异化需求、高稳定度等应用问题。

附图说明

图1为本发明多通道参考时钟发生模块的使用原理示意图。

图2为本发明多通道参考时钟发生模块原理框图。

图3本发明多通道参考时钟发生模块的电路设计图。

图4为本发明dds频率合成模块原理框图。

图5为本发明时钟调理电路原理框图。

图6为本发明时钟开关电路原理框图。

附图标记：1-第三一分二功率分配器，2-第一一分二功率分配器，3-第二一分二功率分配器，4-第一一分三功率分配器，5-第二一分三功率分配器，6-分频器，7-低噪声放大器，8-低通滤波器，9-衰减器，10-限幅器，11-第二衰减器。

具体实施方式

多通道参考时钟发生模块，包括通过高速连接器连接的数字控制卡以及时钟板卡，数字控板卡包括通过总线接口连接的机框以及fpga模块，fpga模块与时钟板卡连接；

时钟板卡包括两路时钟参考信号，分别为内部参考时钟信号以及外部参考时钟信号；其中，内部参考时钟信号依次连接有第一功率分配模块以及时钟调理电路，从而输出10m的内部参考时钟；外部参考时钟信号依次连接有参考时钟选择模块、dds频率合成模块、第二功率分配模块以及时钟调理电路；

所述的dds频率合成模块包括依次连接的锁相环、压控晶振vcxo以及第一一分二功率分配器2，所述第一一分二功率分配器2输出端一端与第二功率分配模块连接，另一端通过dds与锁相环连接；锁相环可以改善dds输出时钟频率上限的限制，完成对参考输入时钟的锁定。并且由于这一特性，可以支持1mhz~110mhz的外部参考输入时钟范围。

所述的第二功率分配模块包括第二一分二功率分配器3、第一一分三功率分配器4以及第二一分三功率分配器5，其中，第二一分二功率分配器3的输入端与第一一分二功率分配器2输出端连接；两个第一一分三功率分配器4以及第二一分三功率分配器5的输入端分别连接第二一分二功率分配器3的输出端，第一一分三功率分配器4以及第二一分三功率分配器5的输出端均连接有第二时钟调理电路，从而输出6路时钟信号，分别为5路100m时钟信号以及1路10m时钟信号。

所述的时钟调理模块包括依次连接的低噪声放大器7、低通滤波器8以及衰减器9。

所述的输出1路10m时钟信号的时钟调理模块之前还设有分频器6。

所述的衰减器9为π型衰减器9，所述的低通滤波器8为椭圆函数滤波器。功率调整通过低噪声放大器7和π型衰减器9使得输出功率达到要求。杂散抑制部分通过离散参数的椭圆函数滤波器完成对谐波的抑制。

所述的第一功率分配模块包括第三一分二功率分配器1以及第二衰减器11；所述第三一分二功率分配器1的输出端一端与第二衰减器11连接，另一端与参考时钟选择模块连接。

所述的参考时钟包括射频开关，所述的射频开关一端连接外部参考时钟，另一端与第三一分二功率分配器1的输出端连接；所述的外部参考时钟还连接有限幅器10。

还包括时钟开关电路，所述的时钟开关电路包括供电输入端、供电输出端以及连接在供电输入端以及供电输出端之间的开关控制电路，其中包括mos管，还包括控制信号线上串接的电阻以及npn型三极管，所述的npn型三极管与供电输入端之间还分别并联有电阻以及电容。时钟开关电路用于完成对多余时钟通道的定制化通断功能。在没有使用全部输出参考源情况下，可以关断多余时钟输出，尽量降低系统的功耗。

图1为本发明多通道参考时钟发生模块的使用原理示意图。多通道参考时钟发生模块作为测试系统中重要组件，通过射频线缆给同一机框的其它模块提供高精度和高稳定度参考时钟。

图4为本发明dds频率合成模块原理框图。由于dds输出时钟受参考时钟频率上限的限制，因此dds配合模拟锁相环的方式来达到所需要的输出频率要求。在设计中，压控晶振vcxo输出的100mhz时钟除了提供给后级输出时钟调理电路做输入外，还提供一路给dds内核做参考时钟，输出后级模拟锁相环模块的鉴相输入时钟。这个时钟的频率在内部参考时为固定的10mhz，如果为外部参考，则根据用户的输入确定dds内核的输出频率。该输出频率经过重建滤波器完成谐波的抑制，然后送给后级的模拟锁相环，与输入的参考频率完成鉴相，控制后级的100mhzvcxo锁定。该结构充分利用了dds高精度及锁相环可倍频的特点，兼顾了精度要求和频率范围要求。

图5为本发明输出时钟调理电路原理框图。调理部分主要实现输出参考时钟的滤波及功率的调整。从dds频率合成模块锁定的时钟信号由于芯片输出能力的限制，不能达到要求的水平，所以需要在后级对时钟信号进行低噪声放大，并配合π型衰减器9对功率进行精确调节。再者，由于dds输出信号经过多次谐波，所以需要增加后级滤波器对谐波及杂散进行抑制，保证输出时钟信号处于较好的相噪和杂散水平。实现该滤波器有多种方式，综合考虑实现成本和滤波效果，优先选用7阶椭圆滤波器进行输出时钟信号的滤波。

图6为本发明输出时钟开关电路原理框图。本设计共有5路100mhz输出时钟和2路100mhz输出时钟。在提供强大的输出能力同时造成功耗偏大。在构建集成化测试系统时，往往不需要这么多路的输出时钟，并且在系统对功耗要求比较严格时问题就比较突出。

在这种情况下，本发明通过控制低噪声放大器7的供电来对单路输出时钟进行打开或者关断，可以进一步降低系统的整体功耗，并尽量减少通道的互相干扰。fpga模块接收用户下发的关断或打开指令，控制三极管导通或者截止，进一步来控制mos管的导通或者截止，这样就可以控制低噪声放大器7的供电，从而达到控制输出通道打开或者关断的功能。

本发明通过零槽控制器操作多通道参考时钟发生模块实现信号测试系统的搭建，可对高集成度、通道数多、时钟要求较高系统的信号进行高精度的测量。