专利名称：OLED底板中TFT的Vt稳定的制作方法
技术领域：
本发明涉及降低或消除薄膜晶体管(TFT)中的渐进阈值偏移。
背景技术：
用在显示器装置中的有机发光二极管(OLED)底板具有由形成在底板上的薄膜晶 体管(TFT)构成的像素。这些TFT通常由硒化镉(CdSe)、无定形硅、多晶硅、或碲(Te)构 成。每个像素还包括一个或多个由发光材料构成的LED元件。实际工作时，每个LED元件由 至少一个TFT驱动，所述TFT能够操作来选择性地对LED元件供电或停止供电，以使得LED 元件选择性地发光或者不发光。已经观察到TFT会受到称为渐进阈值偏移的现象的困扰，其中所述渐进阈值偏移 由高能电子注入TFT的栅极绝缘体并且保留在栅极绝缘体中而导致。渐进阈值偏移所带来 的一个问题是，对于给定量的TFT输入偏置，相应LED元件的光输出量降低。
发明内容
本发明公开了一种控制薄膜晶体管(TFT)电路来降低或消除其中一个或多个TFT 上的渐进阈值偏移的方法。所述TFT电路包括第一晶体管，其漏极端子连接至第二晶体管 的栅极端子，所述第二晶体管的漏极和源极端子连接至电源(Vcc)和LED元件的一端，LED 元件的另一端连接至参考电压。所述方法包括(a)对第一晶体管的源极端子施加第一电 压；(b)对第一晶体管的栅极端子施加第二电压，所施加的第一和第二电压使得第一晶体 管导通并且通过第一晶体管的源极和漏极端子将第一电压施加给第二晶体管的栅极端子， 施加给第二晶体管的栅极端子的所述第一电压与通过LED元件耦接至第二晶体管的源极 端子的参考电压共同作用使得第二晶体管不导通，其中Vcc不耦接至LED元件；以及(c)在 第一预定时间周期之后，停止将第一电压施加至第二晶体管的栅极端子。该方法还包括在第一晶体管的栅极和源极端子之间施加使得第一晶体管不导通 的电压，使得第一晶体管中的渐进阈值偏移至少部分得到逆转。权利要求1的方法，还包括(d)对第一晶体管的源极端子施加第三电压；(e)对 第一晶体管的栅极端子施加第四电压，所施加的第三电压和第四电压使得第一晶体管导通 并且通过第一晶体管的源极和漏极端子将第三电压施加给第二晶体管的栅极端子，施加给 第二晶体管的栅极端子的所述第三电压与通过LED元件耦接至第二晶体管的源极端子的 参考电压共同作用使得第二晶体管导通，其中Vcc通过第二晶体管的漏极和源极端子耦接 至所述LED元件；以及(f)在第二预定时间周期之后，停止将第三电压施加至第二晶体管的 栅极端子。参考电压可以是地电势。当第一、第二晶体管是η沟道晶体管时，第一电压可以是
3足以使得第二晶体管中的渐进阈值偏移至少部分得到逆转的负电压，第三电压可以是足以 使得第二晶体管导通的正电压。当第一和第二晶体管是ρ沟道晶体管时，第一电压可以是足以使得第二晶体管中 的渐进阈值偏移至少部分得到逆转的负电压，第三电压可以是足以使得第二晶体管导通的 负电压。
图IA是拥有形成高分辨率有源矩阵底板的像素结构的阴影掩模沉积系统的示意 图；图IB是图IA所示阴影掩模沉积系统中单个沉积真空腔的放大视图；图2是能够通过图IA所示阴影掩模沉积系统形成的有源矩阵底板的3X3子像素 阵列的电路图，其中所述3X3阵列的2X2阵列限定了所述有源矩阵底板的像素。
具体实施例方式下面参照附图对本发明进行说明，其中相同的参考标号对应相同的元件。参照图IA和图1B，用于形成诸如(不限于)高分辨率有源矩阵发光二极管(LED) 显示器的电子装置的阴影掩模沉积系统2，包括多个连续排列的沉积真空腔4(如沉积真空 腔4a-4x)。沉积真空腔4的数量和排列取决于任何需要用其形成的给定产品所需的沉积事 件的数量。在实验阴影掩模沉积系统2时，柔性基板6借助于包括发送卷盘8和收紧卷盘10 的卷盘到卷盘机构平移通过连续排列的沉积真空腔4。每个沉积真空腔都包括沉积源12、基板支撑14、掩模对准系统15、和复合阴影掩 模16。例如，沉积真空腔4a包括沉积源12a、基板支撑14a、掩模对准系统15a、和复合阴影 掩模16a ；沉积真空腔4b包括沉积源12b、基板支撑14b、掩模对准系统15b、和复合阴影掩 模16b ；以及任意数量的沉积真空腔4都是如此。每个沉积源12都装填有需要的材料，以便通过相应的复合阴影掩模16上的一个 或多个开口将材料沉积到基板6上，在沉积事件期间，所述复合阴影掩模16与基板6的部 分在相应的沉积真空腔4中紧密接触。阴影掩模沉积系统2的每个复合阴影掩模6都包括一个或多个开口。所述每个复 合阴影掩模16中的开口对应于要在基板6平移通过阴影掩模沉积系统2时在相应的沉积 真空腔4中由相应的沉积源12沉积在基板6的期望的材料图案。每个复合阴影掩模16均由例如镍、铬、钢、铜、Kovar 、或Invar ，并且优选地具 有20至200微米之间的厚度，更优选地具有20至50微米之间的厚度。可以从例如Oregon、 Ashland 的 ESPICorp 公司获得Kovar 和Invar 。在美国，Kovar 是当前由 Delaware、 Wilmington的CRS Holding公司拥有的注册号为337962的注册商标；Invar 是当前由法 国的Imphy S.A.公司拥有的注册号为63970的注册商标。本领域技术人员能够理解，阴影掩模沉积系统2可以包括额外的部分(未示出)， 如所公知的退火级、测试级、一个或多个清洗级、剪切安装级等。另外，沉积真空腔4的数 量、用途和排列能够由本领域的普通技术人员根据特定应用所需的沉积一种或多种材料的
4需求来做出修改。在2002年9月26日提交的美国专利申请第10/255，972号中公开了示 例阴影掩模沉积系统及其使用方法，标题为“用于控制可控元件的有源矩阵底板及其制造 方法”，其内容通过弓I用并入本文。沉积真空腔4能够用于在基板6上沉积材料，以在基板6上形成电子装置的一个 或多个电子元件。每个电子元件可以是，例如，薄膜晶体管(TFT)、存储器元件、电容器等，或 者可以是所述元件的一个或多个的组合，用于形成更高级的电子元件，例如(不限于)电子 装置的子像素或像素。根据本发明，可以通过沉积真空腔4中的连续沉积事件，在基板6上 通过连续沉积材料来独立形成多层电路。每个沉积真空腔4连接至真空源(未示出)，其可操作来在沉积真空腔中建立适当 的真空，以确保置于相应沉积源12中的材料得以填充，从而按照本领域公知的方式(如溅 射或汽相沉积)通过相应复合阴影掩模16中的一个或多个开口沉积在基板6上。这里，基板6被描述为连续的柔性片，其从发送卷盘8发送至沉积真空腔4，其中发 送卷盘8置于预加载的真空腔中。然而，不应理解为将本发明构成限制，因为阴影掩模沉积 系统2能够构造为连续处理多个独立或单独的基板。每个沉积真空腔4可以包括能够避免 基板6在通过该真空腔时下垂的支撑或引导机构。在阴影掩模沉积系统2的操作中，置于每个沉积源12中的材料在相应的沉积真空 腔4中通过相应的复合阴影掩模16中的一个或多个开口沉积在基板6的部分上，从而在基 板6上形成多个渐进的图案，其中在基板6的部分通过沉积真空腔4时存在适当的真空。 更具体地说，基板6具有多个部分，每个部分在预定的时间段置于每个沉积真空腔4中。在 所述预定时间段，从相应的沉积源12中将材料沉积到置于相应沉积真空腔4中的基板6的 所述部分上。在此预定的时间段过后，如果可行，则基板6顺序步进至下一真空腔以做进一 步的处理。所述步进连续进行，直到基板6的每个部分都通过了全部沉积真空腔4。然后， 离开序列中的最后沉积真空腔4基板6的每个部分被收紧卷盘10接收，其置于存储真空腔 (未示出)中。另一种方案是，离开阴影掩模沉积系统2的基板6的每个部分通过切割器 (未示出)从基板6的剩余部分分割开。参照图2，能够通过阴影掩模沉积系统2在独立的基板6上形成的示例性LED像素 20a，包括子像素22的2X2排列(例如子像素22a_22)。子像素22a、22b、22c和22d可以 分别是红色子像素、第一绿色子像素、第二绿色子像素、和蓝色子像素。或者，子像素22a、 22b,22c和22d可以分别是红色子像素、第一蓝色子像素、第二蓝色子像素、和绿色子像素。 由于LED像素20a代表布置于任何用于形成完整有源矩阵LED装置的用户定义阵列构造中 的若干相同的像素之一，于是对LED像素20a(包括每个子像素22的颜色)的描述不应理 解为对本发明构成限制。在图2中，出于例示的目的，示出了相邻像素20b、20c和20d的子 像素。通过分别施加在行A总线上的脉冲信号以及施加在列A总线和列B总线上的电压 电平，来寻址子像素22a和22b。通过分别施加在行B总线上的脉冲信号以及施加在列A总 线和列B总线上的电压电平，来寻址子像素22c和22d。通过阴影掩模沉积系统2可以在独 立的基板6上形成每个总线。在例示的实施例中，每个子像素22包括级联的晶体管24和26，所述晶体管为例 如(不限于)薄膜晶体管(TFT) ；LED元件28，由发光材料30构成(例如但不限于有机发
5光材料)，其置于两个电极36和38之间；以及电容器32，用作电压存储元件。在一个示例 性的、非限制性实施例中，每个子像素22的晶体管24和26、LED元件28、和电容器32按照 图2所示的方式彼此互连。略微，对于每个子像素22，晶体管24的控制端子或栅极端子电 连接至适当的行总线，由晶体管26的漏极端子与电容器32的一个端子相连而形成的节点 34连接至电源总线(Vcc)，晶体管24的源极端子连接至适当的列总线。为了在适当的电压施加至相应的电源总线Vcc时激活每个LED元件28，施加至与 晶体管的源极端子相连接的相应列总线的电压从第一电压40变成第二电压42。在应用第 二电压42期间，将脉冲信号44施加至与晶体管24的栅极端子相连接的行总线。脉冲信号 44使晶体管24、26导通，于是，经过晶体管26上的电压降，电源总线Vcc电压施加至LED元 件28的一端。由于LED元件28的另一端连接至不同的电势(如地电势)，将给至电源总线 Vcc的电压施加至LED元件28会使得LED元件28发光。在施加脉冲信号44期间，电容器 32充电至第二电压42与电源总线Vcc上的电源之差减去晶体管24上的电压降。在脉冲信号44终止时，电容器32保持其中存储的电压，并将此电压给至晶体管26 的栅极端子，于是LED元件28在没有脉冲信号44的情况下保持激活、发光状态。当第一电压40出现在相应的列总线上，施加脉冲信号44会关断LED元件28。更 具体地说，当第一电压40施加至晶体管24的源极端子时，将脉冲信号44施加至晶体管24 的栅极端子会使得晶体管24导通，从而电容器32通过晶体管24放电，关断晶体管26并关 断LED元件28。在脉冲信号44终止时，电容器32近似充电至电压40，于是即使在脉冲信 号44终止后，晶体管26保持其断开状态，LED元件28也保持其关断状态。按照类似的方式，当第二电压42和第一电压40在存在经适当电压总线Vcc施加 的适当电压时分别施加到适当的列总线上时，每个像素20的每个子像素22的每个LED元 件28都能够响应于将脉冲信号44施加至适当的列总线而导通和关断。优选地，晶体管24和26是由硒化镉(CdSe)、无定形硅、多晶硅、或碲(Te)构成。 然后，出于说明的目的，可以假设晶体管24和26是η沟道晶体管。然而这不应理解为对本 发明构成限制，可以想见，晶体管24和26也可以是ρ沟道晶体管，如后文所述能够通过相 应的行和列总线施加至晶体管24和26的电压可以根据或者为ρ沟道晶体管或者为η沟道 晶体管的晶体管24和26进行必要的选择。在一个示例性、非限制性的实施例中，在每个子像素22的正常操作中，通过将第 一适当正DC电压(例如但不限于，+20伏DC)施加至相应晶体管24的栅极(g)端子，并且 将第二适当正DC电压(例如但不限于，+10伏DC)施加至相应晶体管24的源极(s)端子， 来导通晶体管24，其中用于晶体管24的Ves是正DC电压，在此示例中约为+10伏DC。通 过施加这些电压来导通晶体管24，施加至晶体管26栅极(g)端子的DC电压会是施加至晶 体管24的源极(s)端子的DC电压减去晶体管24的源极(s)和漏极(d)端子上的电压降。 由于晶体管26的源极端子通过LED元件28的发光材料30偏置至地电势，晶体管26的Ves 将是约+10伏DC并且晶体管26也会导通。已经观察到，在正常操作中，如晶体管24和26的TFT受到渐进阈值偏移的困扰， 这是由高能电荷(如电子)注入栅极绝缘体中的势阱所导致的。非易失性半导体存储器装 置(如闪存)实验这种势阱进行存储。然而，有缺陷的捕获以及这些注入的电荷(电子) 非期望地停留在晶体管24和/或晶体管26中会导致对其操作造成不利影响非期望的渐进
6阈值偏移，特别是对晶体管26来说，因为晶体管26在操作中承载比晶体管24更多的电流。 例如，响应于相对每个晶体管24和26的给定Ves值的不断增加的渐进阈值偏移，可以观察 到不断降低的源极至漏极电流(Isd)或者漏极到源极电流(Ids)。为了克服每个晶体管26中的这种非期望的渐进阈值偏移，可以不定时或周期性 地将第一适当(较大)负DC电压(例如但不限于，不小于约-15伏DC)施加至晶体管26 的栅极(g)端子。为了便于后续说明，下文中将所述施加至晶体管26的栅极(g)端子的第 一负DC电压一般性地定为-15伏DC。这不应理解为对本发明构成限制，可以想见，任何适 当的和/或期望的负DC电压，特别是比-15伏DC更小的电压，可以施加至晶体管26的栅 极端子，用于降低或消除其中的渐进阈值偏移。为了实现在每个晶体管26中移除一些或者全部非期望的捕获电子，并因此降低 或消除所述晶体管26中的渐进阈值偏移，将第一负DC电压(例如但不限于，-15伏DC)施 加至服务于相应晶体管24的源极(s)端子的列总线。在将此第一负DC电压施加至列总 线的过程中，所述列总线服务于相应晶体管24的源极(s)端子，第二适当负DC电压(例如 但不限于，-5伏DC)以例如脉冲44信号的形式施加至服务于所述晶体管24的栅极(g)端 子的行总线，于是晶体管24的Ves为+10伏DC，这是正常操作中用于导通晶体管24的相同 Vgs。通过施加这些负电压来导通晶体管24，施加至晶体管26栅极(g)端子的DC电压 会是施加至晶体管24的源极(s)端子的第一负DC电压(在此示例中为-15伏DC)减去晶 体管24的源极(s)和漏极(d)端子上的电压降。由于晶体管26的源极端子通过LED元件 28的发光材料30偏置至地电势(或参考电势)，晶体管26的Ves将是约-15伏DC并且晶 体管26关断。以这种方式将第一负DC电压施加至晶体管26的栅极端子会降低或消除晶 体管26中的有缺陷的捕获以及电子的停留(即驱逐所捕获的电子)，并且因此完全或部分 消除晶体管26中的渐进阈值偏移。为了实现在每个晶体管24中移除非期望的捕获电子，并因此降低或消除所述晶 体管24中的渐进阈值偏移，将第三适当负DC电压施加至晶体管24的栅极端子，使得晶体 管24的Ves等于例如但不限于-15伏DC或者低于-15伏DC的DC电压。例如，将第三负DC 电压(例如但不限于，"15伏DC)通过相应的行总线施加至晶体管24的栅极(g)端子，同 时地电势(或参考电势)通过相应的列总线连接至晶体管24的源极(s)端子，从而将晶体 管24的Ves设置为-15伏DC并且关断晶体管24。以这种方式将第三负DC电压(例如但 不限于，-15伏DC)以及地电势分别施加至晶体管24的栅极(g)和源极(s)端子会降低或 消除晶体管24中的有缺陷的捕获以及电子的停留(即驱逐所捕获的电子)，并且因此完全 或部分消除晶体管24中的渐进阈值偏移。上述施加至单个晶体管26的栅极(g)端子的第一负DC电压(如-15伏DC)能够 以任何适当的和/或期望的序列施加至每个子像素22的每个晶体管26的栅极端子。例 如，通过将使得相应的晶体管24导通的适当的电压施加至相应的列和行总线，能够将第一 负DC电压每次施加至一个晶体管26的栅极(g)端子。此外，或者另一种方案，通过将使得 相应的晶体管24导通的适当的电压施加至相应的列和行总线，多个晶体管26可以同时将 第一负DC电压施加至其栅极(g)端子。于是，上述关于将第一负DC电压(例如-15伏DC) 施加至单个晶体管26的栅极(g)端子的描述不应理解为对本发明构成限制。
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类似地，上述分别施加至单个晶体管24的栅极(g)和源极(s)端子的第三负DC 电压(如-15伏DC)和参考地能够另外或者作为另一种方案以任何适当的和/或期望的序 列(例如每次一个或者同时多个晶体管24)施加至一个或多个晶体管24。在图2所示的电 路图中，每个行总线都示为连接至多个晶体管24的栅极(g)端子。因此，通过将第三负DC 电压(例如-15伏DC)施加至所述行总线，能够将第三负DC电压(例如-15伏DC)施加至 这些晶体管24的栅极(g)端子。为了促进移除所述行中每个晶体管24中非期望捕获的电 子，当第三负DC电压(例如-15伏DC)施加至所述行总线时，可以通过相应的列总线每次 一个或者并行地将参考地连接至每个所述晶体管24的源极(s)端子。于是能够实现全部 或部分地同时消除每个行中一个或多个晶体管24中的渐进阈值偏移。因此，上述关于分别 施加至单个晶体管24的栅极(g)和源极(s)端子的第三负DC电压(例如-15伏DC)以及 参考地的说明，不应理解为对本发明构成限制。将第三负DC电压和参考电压分别施加至每个晶体管24的栅极(g)和源极(s)端 子和/或将第一负DC电压施加至每个晶体管26的栅极端子的任何适当和/或期望的持续 时间，均可进行选择来实现期望的降低或消除晶体管的渐进阈值偏移。在一个非限定性实 施例中，其中晶体管24和26形成能够操作在24至60帧/每秒的帧率下的OLED视频显示 器的像素，对每个晶体管24的栅极(g)和源极(s)端子分别施加第三负DC电压和参考电 压的持续时间和/或对每个晶体管26的栅极(g)端子施加第一负DC电压的持续时间，可 以是完整或部分帧周期；时间周期的1/n，其中η是线(行或列)寻址时间周期；一帧中第 一线，另一帧中第二线，等任何顺序；或者多个连续或不连续的帧。施加至OLED显示器中每 个晶体管24的栅极(g)和源极(s)端子的第三负DC电压和参考电压和/或施加至每个晶 体管26的栅极(g)端子的第一负DC电压，可以在显示器的初始化或启动期间和/或不定 时/周期性地以任何适当的和/或期望的方式在显示器的操作期间施加，以降低或避免在 其中出现渐进阈值偏移。可以想见，在每个晶体管26中消除渐进阈值偏移的需求与每个晶体管24中消除 渐进阈值偏移的需求不同。因此，可以想见能够使用将一个或多个负电压施加至每个晶体 管24和/或每个晶体管26的栅极端子的不同的持续时间和/或顺序。例如但不限于，在 每种情况下，相比将第三负DC电压和参考电压施加至每个晶体管24的栅极(g)和源极(s) 端子，晶体管26会10、100、1000或更多倍频繁地将第一负DC电压施加至其栅极(g)端子 上。然而，这不应理解为对本发明构成限制，可以想见，每个晶体管24可能不经历渐进阈值 偏移，因此不需要将第三负DC电压和参考电压施加至其栅极(g)和源极(s)端子。在此情 况下，仅以上述的适当和/或期望的间隔和顺序的方式将第一负DC电压施加至晶体管26 的栅极端子。可以基于控制器50所记录的使用经历中子像素22的使用量来决定消除每个子像 素22的晶体管24和/或晶体管26中的渐进阈值偏移。这样，经历更多使用的子像素22 能够以上述方式使其晶体管24和/或26偏置更频繁，以消除相比使用经历更少的子像素 的晶体管而言更易于经历的任何渐进阈值偏移。控制器50优选地耦接至基板6的每个行总线和列总线，以控制按照上述针对每个 子像素22的正常操作的方式将电压施加至每个总线，以消除子像素22的每个晶体管24和 /或晶体管26中的渐进阈值偏移。在正常操作中，控制器50可以操作来将输入的视频数据
8流(未示出)转换成相应的电压，以按照上述方式施加到基板6的一个或更多个总线上，产 生与视频数据流对应的视频图像或视频图像序列。在其正常操作的显示器初始化或启动期 间和/或不定时/周期性地，控制器50可以将适当的电压以任何适当的和/或期望的方式 或顺序施加到基板6的行总线或列总线上，以降低或消除基板6的一个或多个子像素22的 晶体管中渐进阈值偏移的出现。控制器50可以安装在基板6上，或者可以远离基板6并以 任何适当的和/或期望的方式耦接至基板6。参照优选实施例对本发明进行了说明。通过阅读并理解前述详细说明，能够实现 其它各种修改和替代。例如，当晶体管24和26是ρ沟道晶体管时，可以将较大的正DC电 压(例如但不限于，约+15伏DC)不定时或周期性地施加至晶体管26的栅极端子，以降低 或消除其中的任何渐进阈值偏移而不使晶体管26导通。类似地，将要施加至相应ρ沟道晶 体管24的栅极和源极端子的适当电压可以任何适当和/或期望的方式进行选择，以实现将 适当值的正DC电压施加至ρ沟道晶体管26的栅极。另外，上述第一、第二、和第三负DC电压不应理解为对本发明的限制，可以想见， 本领域的普通技术人员可以选择任何适当的负DC电压、负DC电压的组合和/或参考电势。 本发明应当理解为涵盖落入权利要求或其等同部分的保护范围内的全部这些修改和变体。
权利要求
一种控制薄膜晶体管电路的方法，所述薄膜晶体管电路包括第一晶体管，其漏极端子连接至第二晶体管的栅极端子，所述第二晶体管的漏极端子和源极端子连接至Vcc和LED元件的一端，LED元件的另一端连接至参考电压，所述方法包括(a)对第一晶体管的源极端子施加第一电压；(b)对第一晶体管的栅极端子施加第二电压，所施加的第一和第二电压使得第一晶体管导通并且通过第一晶体管的源极端子和漏极端子将第一电压施加给第二晶体管的栅极端子，施加给第二晶体管的栅极端子的所述第一电压与通过LED元件耦接至第二晶体管的源极端子的参考电压共同作用使得第二晶体管不导通，其中Vcc不耦接至LED元件；以及(c)在第一预定时间周期之后，停止将第一电压施加至第二晶体管的栅极端子。
2.权利要求1的方法，还包括在第一晶体管的栅极端子和源极端子之间施加使得第一晶体管不导通的电压，使得第 一晶体管中的渐进阈值偏移至少部分得到逆转。
3.权利要求1的方法，还包括(d)对第一晶体管的源极端子施加第三电压；(e)对第一晶体管的栅极端子施加第四电压，所施加的第三电压和第四电压使得第一 晶体管导通并且通过第一晶体管的源极端子和漏极端子将第三电压施加给第二晶体管的 栅极端子，施加给第二晶体管的栅极端子的所述第三电压与通过LED元件耦接至第二晶体 管的源极端子的参考电压共同作用使得第二晶体管导通，其中Vcc通过第二晶体管的漏极 端子和源极端子耦接至所述LED元件；以及(f)在第二预定时间周期之后，停止将第三电压施加至第二晶体管的栅极端子。
4.权利要求3的方法，其中参考电压是地电势；并且，当第一、第二晶体管是η沟道晶体管时，第一电压是足以使得第二晶体管中的渐进阈 值偏移至少部分得到逆转的负电压，第三电压是足以使得第二晶体管导通的正电压。
5.权利要求3的方法，其中参考电压是地电势；并且，当第一和第二晶体管是P沟道晶体管时，第一电压是足以使得第二晶体管中的渐进阈 值偏移至少部分得到逆转的负电压，第三电压是足以使得第二晶体管导通的负电压。
全文摘要
在用于降低或消除其中一个或多个薄膜晶体管(TFT)上的渐进阈值偏移的方法中，第一和第二电压施加至第一晶体管的源极和栅极端子上，使得第一晶体管导通并将第一电压施加至第二晶体管的栅极端子。施加给第二晶体管的栅极端子的第一电压与通过LED元件耦接至第二晶体管的源极端子的参考电压共同作用使得第二晶体管不导通，于是LED元件不接收电能。在足以降低或消除第二晶体管中的渐进阈值偏移的第一预定时间周期之后，停止将第一电压施加至第二晶体管的栅极端子。
文档编号G05F3/02GK101965545SQ200980107940
公开日2011年2月2日 申请日期2009年2月26日 优先权日2008年3月6日
发明者托马斯·彼得·布罗迪 申请人:阿德文泰克全球有限公司