专利名称：基于可编程器件的三冗余总线同步和表决电路的制作方法
技术领域：
本发明涉及电子计算机和自动化控制技术，基于可编程逻辑器件设计了低成本 的、灵活性的、模块化的和开放性的基于可编程器件的三冗余总线同步和表决电路，对于基 于可编程器件加载内核构成的三冗余容错计算机，解决了冗余容错计算机数据同步和表决 的实时控制问题，实现了冗余容错计算机数据同步和表决智能管理，保证冗余容错计算机 数据同步和表决高可靠性。
背景技术：
自六十年代，随着计算机在一些重要领域的应用，计算机的失效会造成巨大的损 失，具有故障检测和诊断等功能的余度容错高可靠控制系统开始在航天航空等领域应用。 到七十年代，采用比较技术和冗余容错技术的余度容错高可靠系统，应用于通讯和航天等 领域，具备了备份功能、自检功能、自恢复功能，并且一些具有代表性的大型容错冗余系统 也在此期间研制成功。近年来，微电子技术的飞速发展使得嵌入式控制系统广泛应用各个 领域，传统构架的容错高可靠控制系统不能满足在航空航天、国防军工、工业生产、安全控 制等重要领域嵌入式控制系统应用需求，而可编程逻辑器件加载多个微处理器核的技术发 展，为可编程逻辑器件设计容错嵌入式控制系统提供了条件。现场可编程芯片是指由用户编程来实现所需功能的专用集成电路，采用可编程门 阵列(Field Programmable Gate Array)技术，即由逻辑功能块排列成阵列组成，并由可编 程的互连资源连接这些逻辑功能块实现所需的设计。目前现场可编程芯片规模做得很大， 随着内嵌处理器核技术应用，实现的功能更强，设计的灵活性更大。基于可编程器件的三冗余总线同步和表决电路用于容错计算机，国内未见相关的 产品和相关专利。
发明内容
本发明的目的在于提供一种低成本的、灵活性的、模块化的和开放性的基于可编 程器件的三冗余总线同步和表决电路，对于基于可编程器件加载内核构成的三冗余容错计 算机，解决了冗余容错计算机数据同步和表决的实时控制问题，实现了冗余容错计算机数 据同步和表决智能管理，保证了冗余容错计算机数据同步和表决高可靠性。基于可编程器件的三冗余总线同步和表决电路系统结构见附图1，包括三冗余总线缓冲电路，三冗余总线同步电路，三冗余总线表决电路，三冗余总线输出电路，总线防丢 步电路等组成，首先外部数据经过三冗余总线缓冲电路等待请求三冗余总线同步电路，三 冗余总线同步电路控制总线读取外部数据，经过三冗余总线表决电路表决后送至可编程器 件加载内核构成的三冗余容错计算机，同时总线防丢步电路控制总线防止丢失数据信息。三冗余总线缓冲电路见附图2，三冗余总线滤波电路去除三冗余总线杂波信号，保 证信号的真实性，由可编程单元设计的数据缓冲区用于存放三冗余总线滤波后的信号，在 放入数据的同时写入三冗余总线同步标志。
三冗余总线同步电路见附图3，由三冗余总线同步标志进行唤醒，控制三冗余总线表决电路对可编程单元设计的数据缓冲区存放三冗余总线滤波后的信号进行读取。三冗余总线表决电路和三冗余总线输出电路见附图4，由可编程逻辑单元设计位 比较对数据缓冲区存放三冗余总线滤波后的信号进行位比较同时重新写入表决标志，同时 三冗余总线输出电路通知计算机A、计算机B和计算机C对数据进行读取。数据总线防丢步电路对计算机A、计算机B和计算机C进行防丢步处理，保障总线 数据失步现象，保证计算机A、计算机B和计算机C进程的一致性。本发明实施例的有益效果在于，该可编程器件的三冗余总线同步和表决电路，对 于基于可编程器件加载内核构成的三冗余容错计算机，解决了冗余容错计算机数据同步和 表决的实时控制问题，实现了冗余容错计算机数据同步和表决智能管理，与传统的同步和 表决方法比较，利用总线代替进程同步和数据表决时三冗余容错计算机之间的数据交互， 减轻了冗余容错计算机任务负担，保证了冗余容错计算机数据和程序运行的高可靠性。
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不 构成对本发明的限定。在附图中图1可编程设计的三冗余总线同步和表决的电路系统结构；图2三冗余总线缓冲电路工作原理；图3三冗余总线同步电路工作原理；图4三冗余总线表决电路和三冗余总线输出电路；
具体实施例方式为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式和附图，对 本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并 不作为对本发明的限定。本实施例提供基于可编程器件FPGA设计的三冗余总线同步和表决，解决了三冗 余容错计算机数据同步的实时控制问题，实现了三冗余容错计算机数据同步和表决智能管 理，保证了冗余容错计算机数据同步和表决高可靠性。采用可编程门阵列(Field Programmable Gate Array-FPGA)技术，即由逻辑功能 块排列成阵列组成，并由可编程的互连资源连接这些逻辑功能块实现所需的设计。利用电 子设计自动化EDA工具，采用可编程器件，通过设计芯片来实现系统功能，这种基于芯片的 设计方法，能够由设计者定义器件的内部逻辑和管脚，将原来由电路板设计完成的大部分 工作放在芯片中设计进行，不仅通过芯片设计来实现多种数字逻辑系统功能，而且大大减 少了电路图设计和电路板设计的工作量和难度，增强设计灵活性，提高了工作效率。三冗余总线缓冲电路，三冗余总线同步电路，三冗余总线表决电路，三冗余总线输 出电路，总线防丢步电路等功能模块是基于Altra公司的EPM3128ATI64可编程器件设计 的，基于可编程逻辑器件设计了低成本的、灵活性的、模块化的和开放性的冗余容错计算机 数据同步的电路。以上所述的具体实施方式
，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式
而已，并不用于限定本发明 的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
一种基于可编程器件的三冗余总线同步和表决电路，其特征在于包括三冗余总线缓冲电路，三冗余总线同步电路，三冗余总线表决电路，三冗余总线输出电路，总线防丢步电路等组成，，首先外部数据经过三冗余总线缓冲电路等待请求三冗余总线同步电路，三冗余总线同步电路控制总线读取外部数据，经过三冗余总线表决电路表决后送至可编程器件加载内核构成的三冗余容错计算机，同时总线防丢步电路控制总线防止丢失数据信息。
2.根据权利要求1所述的三冗余总线缓冲电路，其特征在于三冗余容错计算机中，计算机A、计算机B、计算机C数据信息通过数据总线的高低位进 行传输，如果32位的数据总线则高10位中9位表示C机数据信息另外1位表示表决状态， 同样中10位中9位表示B机数据信息另外1位表示表决状态，同样低10位中9位表示A 机数据信息另外1位表示表决状态，通过缓冲进行数据的暂放。
3.根据权利要求1所述的三冗余总线同步电路，特征在于三冗余容错计算机中计算机A、计算机B和计算机C数据通过三冗余总线缓冲电路进行 数据的储存和暂放，同时三冗余总线同步电路来控制数据表决时的同步读取，从而保障数 据的一致。
4.根据权利要求1所述的三冗余总线表决电路和三冗余总线表决输出电路，其特征在于通过缓冲进行数据的暂放三冗余容错计算机中计算机A、计算机B和计算机C数据，由 通过缓冲进行数据的暂放，由硬件位比较逻辑电路，对计算机A、计算机B和计算机C数据进 行逐位比较。三冗余表决输出电路分别通知计算机A、计算机B和计算机C对数据进行读 取，从而保证读取数据的一致性。
5.根据权利要求1所述的总线防丢步电路，其特征在于总线防丢步电路对计算机A、计算机B和计算机C进行防丢步处理，保障总线数据失步 现象，保证计算机A、计算机B和计算机C进程的一致性。
全文摘要
本发明提供一种基于可编程器件的三冗余总线同步和表决电路，对于基于可编程器件加载内核构成的三冗余容错计算机，设计包括三冗余总线缓冲电路，三冗余总线同步电路，三冗余总线表决电路，总线防丢步电路等组成，首先外部数据经过三冗余总线缓冲电路等待请求三冗余总线同步电路，三冗余总线同步电路控制总线读取外部数据，经过三冗余总线表决电路表决后送至可编程器件加载内核构成的三冗余容错计算机，同时总线防丢步电路控制总线防止丢失数据信息。该可编程器件的三冗余总线同步和表决电路，对于基于可编程器件加载内核构成的三冗余容错计算机，解决了冗余容错计算机数据同步和表决的实时控制问题，实现了冗余容错计算机数据同步和表决智能管理，与传统的同步和表决方法比较，利用总线代替进程同步和数据表决时三冗余容错计算机之间的数据交互，减轻了冗余容错计算机任务负担，保证了冗余容错计算机数据和程序运行的高可靠性。
文档编号G05B19/418GK101813934SQ20101010197
公开日2010年8月25日 申请日期2010年1月27日 优先权日2010年1月27日
发明者孙磊, 张应洪, 朱纪洪, 王飞 申请人:清华大学