带隙基准电压源的制作方法
【专利摘要】本发明公开了带隙基准电压源，属于集成电路的【技术领域】，包括：第一、第二PMOS管组成的第一共栅差分对，第六、第七PMOS管组成的第二共栅差分对，第三、第四PMOS管组成的第三共栅差分对，第八、第九PMOS管组成的第四共栅差分对，第一、第二PNP型三极管，第一、第二运放，第五、第十PMOS管，具有负温度系数的第一、第二、第三电阻，具有正温度系数的第四电阻。本发明利用不同温度系数电阻的多阶非线性温度特性分量来补偿带隙基准电压源的高阶分量，在不增加工艺成本的前提下，实现高精度和低温度系数目的；采用共源共栅结构的偏置电路，实现高电源输出抑制比的目的。
【专利说明】带隙基准电压源
【技术领域】
[0001]本发明公开了带隙基准电压源，属于集成电路的【技术领域】。
【背景技术】
[0002]随着电子技术的不断发展，便携式电子产品，如笔记本电脑、手机等，由于其体积小、使用方便的特点，越来越受到人们的青睐。并且在电路集成水平不断提高以及计算机、通信和多媒体技术不断融合的情况下，越来越多的功能集成到这些产品的芯片中。
[0003]然而便携式电子产品对集成电路芯片性能如精度、功耗、稳定性及抗噪能力等提出了更高的要求，而其中模拟电路或者混合电路中需要各种基准源来提供准确的电压或者电流，这个基准必须对外部供电的电源和工艺参数的依赖程度很小，且与温度的关系是可控的，以保证内部电路稳定工作。带隙基准电压源可以精确地提供一个低温度系数的电压值，用作系统级电路的参考电压。另外，在一些高精度的系统中，如数据转换器，带隙基准电压源的电路的温度系数，PSRR (Power Supply Rejection Ratio,电源抑制比)性能直接影响系统整体性能。随着技术的不断发展，对这些高精度系统的要求越来越高，从而对带隙基准电压源提出更高的要求。
[0004]传统的带隙基准电压源，对温度的一阶项进行补偿，其温度系数偏高，无法满足高精度系统的要求，而对温度的高阶项进行补偿的基准源产生电路，其结构复杂，功耗和面积均较大。
[0005]因而，提供一种低温度系数且结构简单、高电源抑制比、功耗小的低电源电压下工作的带隙基准源产生电路成为当前基准电压源发展所亟需解决的问题。
【发明内容】
[0006]本发明所要解决的技术问题是针对上述【背景技术】的不足，提供了带隙基准电压源。
[0007]本发明为实现上述发明目的采用如下技术方案。
[0008]带隙基准电压源，包括:第一、第二 PMOS管组成的第一共栅差分对，第六、第七PMOS管组成的第二共栅差分对，第三、第四PMOS管组成的第三共栅差分对，第八、第九PMOS管组成的第四共栅差分对，第一、第二 PNP型三极管，第一、第二运放，第五、第十PMOS管，具有负温度系数的第一、第二、第三电阻，具有正温度系数的第四电阻；
[0009]其中:
[0010]所述第一、第二、第三、第四、第五PMOS管源极均接电源正极；
[0011]所述第二共栅差分对的共栅极连接点、第四共栅差分对的栅极连接点、第十PMOS管栅极均接偏置电压；
[0012]所述第六PMOS管的源极接所述第一 PMOS管漏极；
[0013]所述第七PMOS管的源极接所述第二 PMOS管漏极；
[0014]所述第八PMOS管的源极接所述第三PMOS管漏极；[0015]所述第九PMOS管的源极接所述第四PMOS管漏极；
[0016]所述第十PMOS管的源极接所述第五PMOS管漏极；
[0017]所述第一运放，其负输入端接所述第一 PNP型三极管发射极，其正输入端连接第一电阻一端、第二运放负输入端、第七PMOS管漏极,其输出端连接第一共栅差分对的栅极连接点、第五PMOS管栅极；
[0018]所述第二运放，其正输入端连接第二电阻一端、第八PMOS管漏极，其输出端连接第三共栅差分对的栅极连接点；
[0019]所述第一电阻，其另一端接第二 PNP型三极管发射极；
[0020]所述第三、第四电阻一端分别于第九PMOS管漏极连接；
[0021]所述第四电阻的另一端与第十PMOS管漏极连接；
[0022]所述第一 PNP型三极管的基极以及集电极、第二 PNP型三极管的基极以及集电极、第二电阻另一端、第三电阻另一端接电源负极。
[0023]作为所述带隙基准电压源的进一步优化方案，所述第一、第二、第三、第四、第五PMOS管具有相同的宽长比。
[0024]作为所述带隙基准电压源的进一步优化方案，所述第六、第七、第八、第九、第十PMOS管具有相同的尺寸。 [0025]作为所述带隙基准电压源的进一步优化方案，所述第二 PNP型三极管面积是第一PNP型三极管面积的N倍，N为正整数。
[0026]本发明采用上述技术方案，具有以下有益效果:
[0027](I)区别于传统的一阶温度补偿技术，本发明采用传统工艺中常见的几种不同温度特性的电阻，利用这些电阻的多阶非线性温度特性分量来补偿带隙基准电压源的高阶分量，可以在不增加工艺成本的前提下，实现高精度和低温度系数目的；
[0028]( 2 )通过采用共源共栅结构的偏置电路，实现高电源输出抑制比的目的。
【专利附图】
【附图说明】
[0029]图1为具体实施例的电路图。
[0030]图2为具体实施例所示带隙基准电压源的温度系数图。
[0031]图3为具体实施例所示带隙基准电压源的电源抑制比图。
[0032]图中标号说明=Ml-MlO为第一至第十PMOS管，Q1、Q2为第一、第二 PNP型三极管，R1-R4为第一至第四电阻，OPU 0P2为第一、第二运放。
【具体实施方式】
[0033]下面结合附图对发明的技术方案进行详细说明:
[0034]如图1所示的带隙基准电压源，包括:第一、第二PMOS管M1、M2组成的第一共栅差分对，第六、第七PMOS管M6、M7组成的第二共栅差分对，第三、第四PMOS管M3、M4组成的第三共栅差分对，第八、第九PMOS管M8、M9组成的第四共栅差分对，第一、第二 PNP型三极管
01、02，第一、第二运放0?1、0?2，第五、第十？1?)3管15』10，具有负温度系数的第一、第二、第三电阻Rl、R2、R3，具有正温度系数的第四电阻R4。
[0035]第一、第二、第三、第四、第五PMOS管祖12、10、1415源极均接电源正极￥0:。第二共栅差分对的共栅极连接点、第四共栅差分对的栅极连接点、第十PMOS管MlO栅极均接偏置电压Vbias。第六PMOS管M6的源极接第一 PMOS管Ml漏极。第七PMOS管M7的源极接第二 PMOS管M2漏极。第八PMOS管M8的源极接第三PMOS管M3漏极。第九PMOS管M9的源极接第四PMOS管M4漏极。第十PMOS管MlO的源极接第五PMOS管M5漏极。第一运放0P1,其负输入端接第一 PNP型三极管Ql发射极，其正输入端连接第一电阻Rl —端、第二运放0P2负输入端、第七PMOS管M7漏极，其输出端连接第一共栅差分对的栅极连接点、第五PMOS管M5栅极。第二运放0P2，其正输入端连接第二电阻R2 —端、第八PMOS管M8漏极，其输出端连接第三共栅差分对的栅极连接点。第一电阻Rl的另一端接第二 PNP型三极管Q2发射极。第三、第四电阻R3、R4—端分别于第九PMOS管M9漏极连接。第四电阻R4的另一端与第十PMOS管MlO漏极连接。第一 PNP型三极管Ql的基极以及集电极、第二 PNP型三极管Q2的基极以及集电极、第二电阻R2另一端、第三电阻R3另一端接电源负极GND。第十PMOS管MlO漏极与第四电阻R4的连接点即为带隙基准电压源的输出端，输出基准电压 Vout。
[0036]第一、第二、第三、第四、第五PMOS管M1、M2、M3、M4、M5具有相同的宽长比。第六、第七、第八、第九、第十PMOS管M6、M7、M8、MlO具有相同的尺寸。第二 PNP型三极管Q2面积SQ2是第一 PNP型三极管Ql面积SQl的N倍。
[0037]基准电压Vout为:
[0038]Vout=IM5*R4+(IM4+IM5)*R3 (I),
[0039]式(I)中:頂4为流经第四PMOS管的电流，IM5为流经第五PMOS管的电流。
[0040]流经第一 PMOS管的电流Ml:
[0041]IM1=IM2=K1*IM5 (2),
[0042]式(2)中:頂2为流经第二 PMOS管的电流，Kl表示M5的宽度是Ml (或M2)宽度的Kl倍。
[0043]流经第三PMOS管的电流頂3:
[0044]IM3=K2*IM4 (3)，
[0045]式(3)中:K2表示示M4宽度是M3宽度的K2倍。
IQl = Isl *evbel/YT
[0046]< IQ2 = Is2 ^cvhu2 vr(4),
IQl = 1(')2
[0047]式(4)中:Isl、Is2是Q1、Q2的饱和电流，VT=KT/q，q为电子电量，K是玻尔兹曼常数，T为热力学温度，Vbel为第一 PNP型三极管基极与发射极之间的电压，Vbe2为第二 PNP型三极管基极与发射极之间的电压，
[0048]再结合:
[0049]Δ Vbe=Vbel-Vbe2=VT*ln(Is2/Isl)=VT*ln(N) (5)，
[0050]得到:
[0051 ] Vout=ΔVbe*(R4/(K1*R1)) + (Vbel/(K2X R2) + ΔVbe*R3/(Kl**l)) (6),
[0052]任意的R=R0+a(T-TO)+b (T-TO)2 (泰勒函数近似展开)，其中RO为温度是TO时对应的电阻，a、b参数与工艺有关，
[0053]则对应的变化为:
【权利要求】
1.带隙基准电压源，其特征在于:包括:第一、第二PMOS管组成的第一共栅差分对，第六、第七PMOS管组成的第二共栅差分对，第三、第四PMOS管组成的第三共栅差分对，第八、第九PMOS管组成的第四共栅差分对，第一、第二 PNP型三极管，第一、第二运放，第五、第十PMOS管，具有负温度系数的第一、第二、第三电阻，具有正温度系数的第四电阻； 其中: 所述第一、第二、第三、第四、第五PMOS管源极均接电源正极； 所述第二共栅差分对的共栅极连接点、第四共栅差分对的栅极连接点、第十PMOS管栅极均接偏置电压； 所述第六PMOS管的源极接所述第一 PMOS管漏极； 所述第七PMOS管的源极接所述第二 PMOS管漏极； 所述第八PMOS管的源极接所述第三PMOS管漏极； 所述第九PMOS管的源极接所述第四PMOS管漏极； 所述第十PMOS管的源极接所述第五PMOS管漏极； 所述第一运放，其负输入端接所述第一 PNP型三极管发射极，其正输入端连接第一电阻一端、第二运放负输入端、第七PMOS管漏极，其输出端连接第一共栅差分对的栅极连接点、第五PMOS管栅极； 所述第二运放，其正输入端连接第二电阻一端、第八PMOS管漏极，其输出端连接第三共栅差分对的栅极连接点； 所述第一电阻，其另一端接第二 PNP型三极管发射极； 所述第三、第四电阻一端分别于第九PMOS管漏极连接； 所述第四电阻的另一端与第十PMOS管漏极连接； 所述第一 PNP型三极管的基极以及集电极、第二 PNP型三极管的基极以及集电极、第二电阻另一端、第三电阻另一端接电源负极。
2.根据权利要求1所述的带隙基准电压源，其特征在于:所述第一、第二、第三、第四、第五PMOS管具有相同的宽长比。
3.根据权利要求1或2所述的带隙基准电压源，其特征在于:所述第六、第七、第八、第九、第十PMOS管具有相同的尺寸。
4.根据权利要求3所述的带隙基准电压源，其特征在于:所述第二PNP型三极管面积是第一 PNP型三极管面积的N倍，N为正整数。
【文档编号】G05F1/567GK103901937SQ201410081677
【公开日】2014年7月2日 申请日期:2014年3月6日 优先权日:2014年3月6日
【发明者】周烨, 周金风, 季海梅, 章志莹, 李芳芳 申请人:无锡芯响电子科技有限公司