基于CPLD的串口控制电路的制作方法

本实用新型属于集成电路技术领域，具体涉及到一种基于CPLD的串口控制电路。

背景技术：

CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆将代码传送到目标芯片中，实现设计的数字系统。

串口控制电路出现的较早，已被人们广泛使用于测量，控制，数据传输中。目前，基于串口控制电路的外设较多，然而，将串口控制电路的外设连接到主控设备时，常常会出现主控设备的串口通道不足，无法连接到主控设备的问题。

这些外设要连接到主控设备常用的做法是：首先，添加主控器模块,扩充串口通道；其次，两个主控器之间通过连接线互连起来。这种做法有一些不足：电路比较复杂，增加了模块及连线；成本增加；维护费力费时，电路连线较多，不利于查找问题；系统功耗增加。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述通信外设的不足,提供一种设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力的基于CPLD的串口控制电路。

解决上述技术问题采用的技术方案是：对装置进行控制的CPLD电路；USB通信电路；该电路与CPLD电路相连；RS232驱动电路，该电路的输入端接CPLD电路的输出端；JTAG调试电路，该电路与CPLD电路相连；提示电路，该电路的输入端接CPLD电路的输出端。

本实用新型的CPLD电路为：集成电路U1的45脚、44脚、42脚～37脚、32脚～27脚、25脚、23脚、22脚、18脚、16脚、14脚接USB通信电路，集成电路U1的133脚和101脚接提示电路、93脚接晶振Y2的4脚、60脚和61脚接连接器J1的5脚和4脚、71脚和106脚以及82脚和87脚接RS232驱动电路，集成电路U1的20脚、89脚、104脚、4脚接JTAG调试电路，集成电路U1的24脚、144脚、115脚、95脚、76脚、73脚、50脚、123脚、130脚、51脚、58脚接3V电源，集成电路U1的52脚、57脚、124脚、129脚、135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚接地，晶振Y2的1脚接3V电源、3脚接地，连接器J1的1脚接5V电源、5脚接地；集成电路U1的型号为EPM3128ATC144-5，晶振Y2的型号为JHY50M。

本实用新型的RS232驱动电路为：集成电路U3的11脚和12脚接集成电路U1的71脚和106脚、1脚接电容C4的一端、3脚接电容C4的另一端、4脚接电容C6的一端、5脚接电容C6的另一端、16脚接5V电源、15脚接地、2脚接电容C1的一端、6脚接电容C2的一端、14脚和13脚接连接器J3的2脚和3脚；集成电路U4的11脚和12脚接集成电路U1的82脚和87脚、1脚接电容C11的一端、3脚接电容C11的另一端、4脚接电容C12的一端、5脚接电容C12的另一端、16脚接5V电源、15脚接地、2脚接电容C9的一端、6脚接电容C10的一端、14脚和13脚接连接器J4的2脚和3脚；电容C1、电容C2、电容C9、电容C10的另一端接地，连接器J3和连接器J4的1脚接地；集成电路U3、集成电路U4的型号为MAX232CSE。

本实用新型的USB通信电路为：集成电路U2的19脚～16脚、40脚、38脚、34脚、33脚、28脚～25脚、23脚～20脚、3脚、45脚、2脚、4脚依次接集成电路U1的45脚、44脚、42脚～37脚、32脚～27脚、25脚、23脚、22脚、18脚、16脚、14脚，集成电路U2的10脚和9脚接连接器J2的2脚和3脚、46脚接电容C3的一端、8脚接电容C5的一端、14脚接晶振Y1的一端和电容C7的一端、15脚接晶振Y1的另一端和电容C8的一端、6脚就5V电源、7脚和13脚接地，电容C3、电容C5、电容C7、电容C8的另一端接地，连接器J2的1脚接地、4脚～6脚接地；集成电路U2的型号为CH9343L。

由于本实用新型采用了CPLD电路、USB通信电路、RS232驱动电路、JTAG调试电路、提示电路，CPLD电路启动3通道串口的控制逻辑，并口的控制逻辑，提示电路的控制逻辑，及JTAG控制逻辑辑并接收外部传来的数据，USB通信电路进行协议变换处理，CPLD电路将接收到的数据通过串口转发出去，RS232驱动电路进行电平转换处理，JTAG调试电路将数据转发出去，提示电路发出提示光，本装置设计合理、结构简单、外围元器件少、成本低、数据处理速度快、设备物联能力强、具有高速数据传输能力，可推广应用到通信电路外设与主控制设备连接设备领域。

附图说明

图1是本实用新型的电气原理方框图。

图2是本实用新型的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型基于CPLD的串口控制电路由CPLD电路、USB通信电路、RS232驱动电路、JTAG调试电路、提示电路连接构成，USB通信电路、JTAG调试电路与CPLD电路相连，RS232驱动电路、提示电路的输入端接CPLD电路的输出端。

在图2中，本实施例的CPLD电路由集成电路U1、晶振Y2、连接器J1连接构成，集成电路U1的型号为EPM3128ATC144-5，晶振Y2的型号为JHY50M。集成电路U1的45脚、44脚、42脚～37脚、32脚～27脚、25脚、23脚、22脚、18脚、16脚、14脚接USB通信电路，集成电路U1的133脚和101脚接提示电路、93脚接晶振Y2的4脚、60脚和61脚接连接器J1的5脚和4脚、71脚和106脚以及82脚和87脚接RS232驱动电路，集成电路U1的20脚、89脚、104脚、4脚接JTAG调试电路，集成电路U1的24脚、144脚、115脚、95脚、76脚、73脚、50脚、123脚、130脚、51脚、58脚接3V电源，集成电路U1的52脚、57脚、124脚、129脚、135脚、114脚、105脚、94脚、85脚、77脚、64脚、59脚、33脚、26脚、17脚、13脚、3脚接地，晶振Y2的1脚接3V电源、3脚接地，连接器J1的1脚接5V电源、5脚接地。

在图中，本实施例的USB通信电路由集成电路U2、电容C3、电容C5、电容C7、电容C8、晶振Y1、连接器J2连接构成，集成电路U2的型号为CH9343L。集成电路U2的19脚～16脚、40脚、38脚、34脚、33脚、28脚～25脚、23脚～20脚、3脚、45脚、2脚、4脚依次接集成电路U1的45脚、44脚、42脚～37脚、32脚～27脚、25脚、23脚、22脚、18脚、16脚、14脚，集成电路U2的10脚和9脚接连接器J2的2脚和3脚、46脚接电容C3的一端、8脚接电容C5的一端、14脚接晶振Y1的一端和电容C7的一端、15脚接晶振Y1的另一端和电容C8的一端、6脚就5V电源、7脚和13脚接地，电容C3、电容C5、电容C7、电容C8的另一端接地，连接器J2的1脚接地、4脚～6脚接地。

在图2中，本实施例的RS232驱动电路由集成电路U3、集成电路U4、电容C1、电容C2、电容C4、电容C6、电容9～电容C12、连接器J3、连接器J4连接构成，集成电路U3、集成电路U4的型号为MAX232CSE。集成电路U3的11脚和12脚接集成电路U1的71脚和106脚、1脚接电容C4的一端、3脚接电容C4的另一端、4脚接电容C6的一端、5脚接电容C6的另一端、16脚接5V电源、15脚接地、2脚接电容C1的一端、6脚接电容C2的一端、14脚和13脚接连接器J3的2脚和3脚；集成电路U4的11脚和12脚接集成电路U1的82脚和87脚、1脚接电容C11的一端、3脚接电容C11的另一端、4脚接电容C12的一端、5脚接电容C12的另一端、16脚接5V电源、15脚接地、2脚接电容C9的一端、6脚接电容C10的一端、14脚和13脚接连接器J4的2脚和3脚；电容C1、电容C2、电容C9、电容C10的另一端接地，连接器J3和连接器J4的1脚接地。

在图2中，本实施例的JTAG调试电路由电容R3～电阻R6、连接器J6连接构成，连接器J6的1脚通过电阻R3接集成电路U1的20脚、2脚通过电阻R4接集成电路U1的89脚、3脚通过电阻R5接集成电路U1的104脚、4脚通过电阻R6接集成电路U1的4脚，连接器J6的5脚接地。

在图2中，本实施例的提示电路由二极管D1、二极管D2、电阻R1、电阻R2、连接器J5连接构成，二极管D1的正极接集成电路U1的133脚、负极通过电阻R1接连接器J5的3脚，二极管D2的正极接集成电路U1的101脚、负极通过电阻R2接连接器J5的7脚，连接器J5的1脚接5V电源、5脚接地。

本实用新型的工作原理如下：

系统上电，晶振Y2工作，首先，集成电路U1开始初始化工作，完成CPLD的硬件配置工作：包括3通道串口的控制逻辑、并口的控制逻辑、提示电路的控制逻辑、JTAG控制逻辑。此后，电路进入正常工作状态。

首先，集成电路U1等待接收从USB接口传来的数据。数据信号从连接器J2的2脚、3脚输出，输入到集成电路U2,经过集成电路U2的协议变换处理，数据信号从集成电路U2的16脚～23脚、25脚～28脚、33脚～34脚、38脚、40脚输出，输入到集成电路U1。

其次，集成电路U1启动3通道串口的控制逻辑，将接收的数据通过串口转发出去。数据信号从集成电路U1的60脚输出，输入到连接器J1，从连接器J1输出TTL电平格式的数据；或从集成电路U1的71脚输出，输入到集成电路U3的11脚，经过集成电路U3电平变换处理，从集成电路U3的14脚输出，输入到连接器J3的2脚，从连接器J3输出数据；或从集成电路U1的82脚输出，输入到集成电路U4的11脚，经过集成电路U4电平变换处理，从集成电路U4的14脚输出，输入到连接器J4的2脚，从连接器J4输出数据。与此同时，集成电路U1启动提示电路的控制逻辑，PWM信号从集成电路U1的133脚输出，经过发光二极管D1、电阻R1、输出到连接器J5；或PWM信号从集成电路U1的101脚输出，经过发光二极管D2、电阻R2输出到连接器J5。

最后，集成电路U1启动JTAG控制逻辑，将接收的数据转发出去。数据从集成电路U1的104脚输出，经过电阻R5输出到连接器J6的3脚，从连接器J6输出数据。与此同时，集成电路U1接收从从连接器J6发送来的数据，数据从连接器J6的4脚输出，经过电阻R6输入集成电路U1的4脚，集成电路U1启动JTAG控制逻辑,接收数据。