列车及用于列车的多路I/O输出控制系统、方法与流程

本发明涉及列车控制技术领域，具体涉及一种用于列车的多路i/o输出控制系统、一种列车和一种用于列车的多路i/o输出控制方法。

背景技术

随着轨道交通行业的快速发展，整个行业的安全控制系统越来越受到人们的重视。比如安全io输出控制系统，该系统中包含有硬件电路控制和软件控制，且软件控制结合硬件电路控制是当下轨道交通行业比较流行的一种控制方式。

目前，安全i/o输出控制一般采用脉冲电平对输出端口进行安全控制，脉冲信号由mcu(microcontrolunit，微控制单元)的控制端发出，输入到硬件电路，从而达到对输出端口的安全控制。

然而，现有的安全io输出控制方法局限于少量的io输出控制，一旦要实现多路i/o输出控制就会增加mcu的负荷，会占用大量逻辑资源，限制了mcu的运行速度。如果通过多组电路来实现多路i/o输出控制，则会增加设计开发的成本。

技术实现要素：

本发明旨在至少在一定程度上解决上述技术中的技术问题之一。

为此，本发明的第一个目的在于提出一种用于列车的多路i/o输出控制系统，该系统能够实现多路输出的控制，减少控制单元的负载，提高控制系统的运行速度与稳定性，且成本低，灵活性、可靠性好。

本发明的第二个目的在于提出一种列车。

本发明的第三个目的在于提出一种用于列车的多路i/o输出控制方法。

为达到上述目的，本发明第一方面实施例提出了一种用于列车的多路i/o输出控制系统，包括：多个安全硬件电路、fpga(field-programmablegatearray，现场可编程门阵列)、逻辑单元和控制单元，所述控制单元与所述fpga逻辑单元之间进行相互通信，其中，所述控制单元通过与所述fpga逻辑单元进行通信向所述fpga逻辑单元发送控制信息，其中，所述控制信息包括指令信息和地址信息；所述fpga逻辑单元包括多个输出通路，每个输出通路对应连接到一个安全硬件电路，所述fpga逻辑单元用于根据接收到的指令信息生成相应的驱动信号，并对所述地址信息进行译码处理以获取所述多个输出通路中的一个进行输出，以及通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路。

根据本发明实施例的用于列车的多路i/o输出控制系统，基于fpga进行设计，使控制单元通过包含多个输出通路的fpga逻辑单元对多个安全硬件电路进行驱动控制，实现了多路i/o输出的控制，能够为安全硬件电路处于安全工作状态提供保障，同时提高了整个控制系统的运行速度、稳定性及可靠性，且成本低。

进一步地，本发明提出了一种列车，其包括上述实施例的用于列车的多路i/o输出控制系统。

本发明实施例的列车，采用上述实施例的基于fpga设计的用于列车的多路i/o输出控制系统，使控制单元通过包含多个输出通路的fpga逻辑单元对多个安全硬件电路进行驱动控制，实现了多路i/o输出的控制，能够为安全硬件电路处于安全工作状态提供保障，同时提高了整个控制系统的运行速度、稳定性及可靠性，且成本低。

为达到上述目的，本发明第三方面实施例提出了一种用于列车的多路i/o输出控制方法，包括以下步骤：fpga逻辑单元接收控制信息，其中，所述控制信息包括指令信息和地址信息；所述fpga逻辑单元根据接收到的指令信息生成相应的驱动信号，并对所述地址信息进行译码处理以获取所述多个输出通路中的一个进行输出；所述fpga逻辑单元通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路。

根据本发明实施例的用于列车的多路i/o输出控制方法，基于fpga进行设计，通过包含多个输出通路的fpga逻辑单元对多个安全硬件电路进行驱动控制，实现了多路i/o输出的控制，能够为安全硬件电路处于安全工作状态提供保障，同时提高了整个控制系统的运行速度、稳定性及可靠性，且成本低。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明的实施例的用于列车的多路i/o输出控制系统的方框图；

图2是根据本发明的一个实施例的fpga逻辑单元的方框图；

图3是根据本发明的一个具体示例的用于列车的多路i/o输出控制系统的控制流程图；

图4是根据本发明的实施例的列车的方框图；

图5是根据本发明的一个实施例的用于列车的多路i/o输出控制方法的流程图；

图6是根据本发明的一个示例的用于列车的多路i/o输出控制方法的流程图；

图7是根据本发明的另一个实施例的用于列车的多路i/o输出控制方法的流程图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。

下面参考附图描述本发明实施例的列车及用于列车的多路i/o输出控制系统、方法。

图1是根据本发明实施例的用于列车的多路i/o输出控制系统的方框图。如图1所示，该用于列车的多路i/o输出控制系统包括：多个安全硬件电路10、fpga逻辑单元20和控制单元30，控制单元30与fpga逻辑单元20之间进行相互通信。

其中，控制单元30通过与fpga逻辑单元20进行通信向fpga逻辑单元20发送控制信息，其中，控制信息包括指令信息和地址信息。fpga逻辑单元20包括多个输出通路21，每个输出通路对应连接到一个安全硬件电路，fpga逻辑单元20用于根据接收到的指令信息生成相应的驱动信号，并对地址信息进行译码处理以获取多个输出通路中的一个进行输出，以及通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路10。

在本发明的实施例中，fpga逻辑单元20可以具有并行i/o接口，fpga逻辑单元20可以通过并行i/o接口与控制单元30实现双向通信。

进一步地，可以在fpga逻辑单元20中设置与并行i/o接口对应的时序电路，fpga逻辑单元20可以根据该时序电路接收控制单元发送的控制信息。

具体地，如图1所示，fpga逻辑单元20上电进入工作模式后，控制单元30向fpga逻辑单元20发送包含地址信息和指令信息的控制信息，如控制列车减速，fpga逻辑单元20通过并行i/o接口和对应的时序电路接收控制信息，进而可根据接收到的指令信息生成相应的驱动信号，如驱动列车减速的驱动信号，并对地址信息进行译码处理以获取多个输出通路21中的一个，如与列车速度控制电路对应的输出通道，进行输出，进而通过获取的输出通路将生成的列车减速驱动信号输出至列车速度控制电路，以驱动列车速度控制电路执行减速指令。

可选地，如果控制单元30向fpga逻辑单元20同时发送多个控制信息，且每个控制信息中的地址信息不同，或者发送一个包含多个不同地址信息的控制信息，则fpga逻辑单元20可以对不同的地址信息进行译码处理以获取多个输出通路(如输出通路21a-21c)，如果根据接收到的指令信息均生成相应的驱动信号，则可以通过输出通路21a-21c将生成的驱动信号发送至相应的安全硬件电路10a-10c。

由此，实现了多路i/o输出的控制，减少了控制单元的负载，提高了控制系统的运行速度与稳定性，且成本低，灵活性、可靠性好。

在本发明的一个实施例中，如图2所示，fpga逻辑单元20还可以包括：逻辑判断电路22、自检逻辑电路23和驱动电路24。

其中，逻辑判断模块22用于对地址信息进行译码处理以获取多个输出通路中的一个进行输出，并判断指令信息是否为输出驱动信号或关断驱动信号，以及在判断控制指令为输出驱动信号时输出第一使能信号，在判断控制指令为关断驱动信号时输出第二使能信号。自检逻辑电路23与逻辑判断电路22相连，自检逻辑电路23包括自检计时器，自检逻辑电路23用于在逻辑判断电路22输出第一使能信号时控制自检计时器开始计时，以及在逻辑判断电路22输出第二使能信号时控制自检计时器停止计时。驱动电路24与逻辑判断电路22相连，驱动电路24用于在逻辑判断电路22输出第一使能信号时生成驱动信号，并通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路，以及在逻辑判断电路22输出第二使能信号时停止生成驱动信号。

可选地，驱动电路24生成的驱动信号可以是固定频率的脉冲电平信号。

具体地，控制单元20向fpga逻辑单元20发送控制信息后，逻辑判断模块22可通过并行i/o接口时序电路接收该控制信息，进而可以控制信息中的地址信息进行译码处理以获取多个输出通路中的一个进行输出，并判断控制信息中的指令信息是否为输出驱动信号或关断驱动信号。

在本发明的一个示例中，当判断指令信息为输出驱动信号时输出第一使能信号，如一个时钟周期的脉冲信号，该脉冲信号将会使能自检逻辑电路23中的自检计时器开始计时，并使能驱动电路24输出固定频率的脉冲电平信号，进而可通过获取的输出通路将该固定频率的脉冲电平信号输出至对应的安全硬件电路。

进一步地，在逻辑判断模块22再次接收到一个控制信号，且该控制信号中的指令信息为关断驱动信号时，自检计时器停止计时，且驱动电路24停止生成驱动信号，进而停止向安全硬件电路20输出驱动信号。此时，fpga逻辑单元20进而初始工作状态，即上电等待控制单元30再次发送控制信息。

进一步地，fpga逻辑单元20还可以包括时钟电路，该时钟电路可以为fpga逻辑单元20中的其它各电路，如逻辑判断电路22、自检逻辑电路23和驱动电路24，提供稳定可靠的时钟信号。

在本发明的一个实施例中，逻辑判断电路22还用于每隔第一预设时间判断是否接收到输出驱动信号的指令信息，并在接收到输出驱动信号的指令信息时，输出第一使能信号。其中，自检逻辑电路23还用于在每次接收到第一使能信号时控制自检计时器置零并重新计时。

举例而言，t0时刻，逻辑判断电路22接收到输出驱动信号的指令信息，自检计时器开始计时，驱动电路24生成驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路。t1时刻，自检计时器计时时间为t1-t0，且t1-t0＜δt，其中，δt为第一预设时间，此时逻辑判断电路22再次接收到输出驱动信号的指令信息，则在t0+δt时刻，自检计时器置零并重新计时，驱动电路24继续输出驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路。t2时刻，自检计时器计时时间为t2-t0-δt，且t2-t0-δt＜δt，此时逻辑判断电路22又一次接收到输出驱动信号的指令信息，则在t0+2δt时刻，自检计时器置零并重新计时，驱动电路24继续输出驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路，以此类推。

在本发明的另一个实施例中，自检逻辑电路23还用于在逻辑判断电路22没有接收到输出驱动信号的指令信息时，判断自检计时器的计时时间是否达到第二预设时间，并在自检计时器的计时时间达到第二预设时间时生成关断脉冲信号，并将关断脉冲信号输出至逻辑判断电路22。其中，逻辑判断电路22还用于根据关断脉冲信号输出第三使能信号至驱动电路24，以使驱动电路24停止生成驱动信号。

其中，第二预设时间大于第一预设时间。

举例而言，t0时刻，逻辑判断电路22接收到输出驱动信号的指令信息，自检计时器开始计时，驱动电路24生成驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路。t0+δt时刻，自检计时器计时时间为δt，此时逻辑判断电路22没有再次接收到指令信息，自检计时器继续计时，驱动电路24继续输出驱动信号。当自检计时器的计时时间达到第二预设时间δt＇时，其中，δt＇＞δt，自检逻辑电路23生成关断脉冲信号，如一个时钟周期的脉冲信号，逻辑判断电路22根据该脉冲信号输出第三使能信号，以使驱动电路24停止生成驱动信号，进而停止向安全硬件电路20输出驱动信号，且此时自检计时器置零并停止计时。

在本发明的实施例中，如图2所示，fpga逻辑单元20还可以包括多个输入端口，如第一输入端和第二输入端，其中，第一输入端可连接外部晶振电路，用以接收外部晶振电路输出的震荡信号，以为fpga逻辑单元20提供时钟输入信号；第二输入端可连接复位电路，用以接收复位电路输出的复位信号，以为fpga逻辑单元20提供复位输入信号。

另外，在本发明的一个实施例中，逻辑判断电路22和自检逻辑电路23输出的信号还可以传输至控制单元30，以使控制单元30获取控制系统的输出控制状态。

进一步地，该用于列车的多路i/o输出控制系统还可以包括显示单元，该显示单元可与控制单元相连，进而控制单元30可以控制显示单元显示控制系统的控制状态，由此，使得多路i/o输出控制系统的控制情况更为直观，便于对多路i/o输出控制系统的控制。

为便于理解本发明实施例的用于列车的多路i/o输出控制系统，可通过如下示例进行说明：

参见图3，fpga逻辑单元20上电进入工作模式后，接收到来自控制单元30的包含地址信息、指令信息的控制信息后，逻辑判断电路22将会对地址信息、指令信息进行逻辑判断，即对地址信息进行译码判断，以选择输出固定频率的脉冲电平信号(即驱动信号)的输出通路，由此，可实现对输出通路的控制；并判断指令信息是输出驱动信号还是关断驱动信号，以确定是否输出或关断驱动信号。

如果指令信息表示为输出驱动信号，则驱动电路24将会生成驱动信号，并通过选择的将输出通路将生成的驱动信号输出至对应的安全硬件电路，同时自检计时器开始计时。如果指令信息表示为关断驱动信号，则驱动电路24不会输出脉冲电平信号。

进一步地，当自检计时器开始计时以后，在第一预设时间内，如果逻辑判断电路22再次检测到控制单元30发送的输出驱动信号的指令信息时，驱动电路24将会继续输出脉冲电平信号，同时自检计时器清零重新开始计时。如果在第一预设时间内没有再次检测到来自控制单元30发来的输出驱动信号的指令信息，则驱动电路24将会即刻关断脉冲的输出，计时器清零且停止计时，实现了fpga逻辑单元20的自检功能，且此时fpga逻辑单元20进入等待检测控制单元30发送信息的状态。

综上，本发明实施例的用于列车的多路i/o输出控制系统，基于fpga进行设计，使控制单元通过包含多个输出通路的fpga逻辑单元对多个安全硬件电路进行驱动控制，实现了多路i/o输出的控制，能够为安全硬件电路处于安全工作状态提供保障，同时提高了整个控制系统的运行速度、稳定性及可靠性，且成本低。

进一步地，本发明提出了一种列车。

图4是根据本发明实施例的列车的方框图。如图4所示，该列车1000包括本发明上述实施例的用于列车的多路i/o输出控制系统100。

本发明实施例的列车，采用上述实施例的用于列车的多路i/o输出控制系统，基于fpga进行设计，实现了多路i/o输出的控制，能够为安全硬件电路处于安全工作状态提供保障，同时提高了整个控制系统的运行速度、稳定性及可靠性，且成本低。

另外，根据本发明实施例的列车的其它构成以及作用对于本领域的普通技术人员而言都是已知的，为了减少冗余，此处不做赘述。

图5是根据本发明一个实施例的用于列车的多路i/o输出控制方法的流程图。如图5所示，该用于列车的多路i/o输出控制方法可包括以下步骤：

s101，fpga逻辑单元接收控制信息。

其中，控制信息包括指令信息和地址信息。

在本发明的实施例中，在列车的控制单元对安全硬件电路进行控制时，可通过fpga逻辑单元实现多路i/o输出控制。具体地，参见图2，fpga逻辑单元可以具有并行i/o接口，fpga逻辑单元可以通过并行i/o接口与控制单元实现双向通信。

进一步地，可以在fpga逻辑单元中设置与并行i/o接口对应的时序电路，fpga逻辑单元可以根据该时序电路接收控制单元发送的控制信息。

s102，fpga逻辑单元根据接收到的指令信息生成相应的驱动信号，并对地址信息进行译码处理以获取多个输出通路中的一个进行输出。

s103，fpga逻辑单元通过获取的输出通路将生成的驱动信号输出至相应的安全硬件电路。

具体地，fpga逻辑单元上电进入工作模式后，控制单元向fpga逻辑单元发送包含地址信息和指令信息的控制信息，如控制列车减速，fpga逻辑单元通过并行i/o接口和对应的时序电路接收控制信息，进而可根据接收到的指令信息生成相应的驱动信号，如驱动列车减速的驱动信号，并对地址信息进行译码处理以获取多个输出通路中的一个，如与列车速度控制电路对应的输出通道，进行输出，进而通过获取的输出通路将生成的列车减速驱动信号输出至列车速度控制电路，以驱动列车速度控制电路执行减速指令。

可选地，如果控制单元向fpga逻辑单元同时发送多个控制信息，且每个控制信息中的地址信息不同，或者发送一个包含多个不同地址信息的控制信息，则fpga逻辑单元可以对不同的地址信息进行译码处理以获取多个输出通路(如输出通路21a-21c)，如果根据接收到的指令信息均生成相应的驱动信号，则可以通过输出通路21a-21c将生成的驱动信号发送至相应的安全硬件电路10a-10c。

由此，实现了多路i/o输出的控制，减少了控制单元的负载，提高了控制系统的运行速度与稳定性，且成本低，灵活性、可靠性好。

在本发明的一个实施例中，如图6所示，上述步骤s102中根据接收到的指令信息生成相应的驱动信号，包括：

s1021，fpga逻辑单元判断指令信息是否为输出驱动信号或关断驱动信号。

可选地，驱动信号可以是固定频率的脉冲电平信号。

具体地，控制单元向fpga逻辑单元发送控制信息后，fpga逻辑单元可通过并行i/o接口时序电路接收该控制信息，进而可以控制信息中的地址信息进行译码处理以获取多个输出通路中的一个进行输出，并判断控制信息中的指令信息是否为输出驱动信号或关断驱动信号。

s1022，如果控制指令为输出驱动信号，则fpga逻辑单元生成相应的驱动信号，并控制fpga逻辑单元内置的自检计时器开始对输出驱动信号的时间进行计时。

具体地，如果指令信息为输出驱动信号，则fpga逻辑单元生成并输出固定频率的脉冲电平信号，进而可通过获取的输出通路将该固定频率的脉冲电平信号输出至对应的安全硬件电路，同时fpga逻辑单元内置的自检计时器开始对输出驱动信号的时间进行计时。

s1023，如果控制指令为关断驱动信号，则fpga逻辑单元停止生成相应的驱动信号，并控制自检计时器停止对输出驱动信号的时间进行计时。

具体地，如果fpga逻辑单元再次接收到一个控制信号，且该控制信号中的指令信息为关断驱动信号，则自检计时器停止计时，且fpga逻辑单元停止生成驱动信号，进而停止向安全硬件电路20输出驱动信号。此时，fpga逻辑单元可进而初始工作状态，即上电等待控制单元再次发送控制信息。

在本发明的一个实施例中，如图7所示，控制方法还可以包括以下步骤：

s104，fpga逻辑单元每隔第一预设时间判断是否接收到输出驱动信号的指令信息。

s105，如果接收到输出驱动信号的指令信息，则fpga逻辑单元控制自检计时器置零以对输出驱动信号的时间进行重新计时。

举例而言，t0时刻，fpga逻辑单元接收到输出驱动信号的指令信息，自检计时器开始计时，fpga逻辑单元生成驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路。t1时刻，自检计时器计时时间为t1-t0，且t1-t0＜δt，其中，δt为第一预设时间，此时fpga逻辑单元再次接收到输出驱动信号的指令信息，则在t0+δt时刻，自检计时器置零并重新计时，fpga逻辑单元继续输出驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路。t2时刻，自检计时器计时时间为t2-t0-δt，且t2-t0-δt＜δt，此时fpga逻辑单元又一次接收到输出驱动信号的指令信息，则在t0+2δt时刻，自检计时器置零并重新计时，fpga逻辑单元继续输出驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路，以此类推。

s106，如果没有接收到输出驱动信号的指令信息，则fpga逻辑单元判断自检计时器的计时时间是否达到第二预设时间。

s107，如果自检计时器的计时时间达到第二预设时间，则fpga逻辑单元停止生成驱动信号。

举例而言，t0时刻，fpga逻辑单元接收到输出驱动信号的指令信息，自检计时器开始计时，fpga逻辑单元生成驱动信号，并通过选择的输出通路将生成的驱动信号发送至对应的安全硬件电路。t0+δt时刻，自检计时器计时时间为δt，此时fpga逻辑单元没有再次接收到指令信息，自检计时器继续计时，fpga逻辑单元继续输出驱动信号。当自检计时器的计时时间达到第二预设时间δt＇时，其中，δt＇＞δt，fpga逻辑单元停止生成驱动信号，进而停止向安全硬件电路输出驱动信号，且此时自检计时器置零并停止计时。

在本发明的一个实施例中，fpga逻辑单元还可以将内部逻辑电路(如图2所示的逻辑判断电路、自检逻辑电路)输出的信号传输至控制单元，以使控制单元30获取控制系统的输出控制状态。

进一步地，控制单元还可以将控制状态发送至一与其相连的显示单元，以控制显示单元显示该控制状态，由此，使得多路i/o输出的控制更为直观，便于对多路i/o输出的控制。

综上，本发明实施例的用于列车的多路i/o输出控制方法，基于fpga进行设计，通过包含多个输出通路的fpga逻辑单元对多个安全硬件电路进行驱动控制，实现了多路i/o输出的控制，能够为安全硬件电路处于安全工作状态提供保障，同时提高了整个控制系统的运行速度、稳定性及可靠性，且成本低。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

需要说明的是，在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(ram)，只读存储器(rom)，可擦除可编辑只读存储器(eprom或闪速存储器)，光纤装置，以及便携式光盘只读存储器(cdrom)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。