一种输入缓冲器电路的制作方法

本发明涉及FPGA(Field-Programmable GateArray，可编程逻辑器件)数字时钟领域，尤其涉及一种用于FPGA的输入缓冲器电路。

背景技术：

在FPGA等高性能芯片IC中，输入/输出模块结构(IO)可设计成根据用户所需的特定I/O接口标准进行编程，包括输出驱动能力，输出摆率，输入类型等，使同一个输入/输出模块可以支持多种I/O接口标准。

可编程输入缓冲器是输入/输出模块结构中的重要模块，通过对其编程可以精确的选择特定的输入接口标准，采用传统的CMOS和TTL等输入/输出模块主要支持比较低速的LVCMOS、LVTTL、PCI33、PCI66等接口标准。

随着对低功耗的更高要求，更快更准确的传输速率，以及工艺尺寸的不断缩小，不断有新的I/O标准产生，如LVPECL、HSTL_I/II/III/IV(1.2V～1.8V)、SSTL_I/II(2.5V～1.8V)以及高速串行数据传输标准LVDS_25、LVDSEXT_25、HT_25等，此时传统的输入/输出模块已经不能满足高速信号传输的需求。传统的差分信号接收器包括比较器电路和电平转换电路，电平转换电路实现将外部IO电源转换为内核电源，输出逻辑高或逻辑低电平。

如图1和图2所示，传统比较器电路采用NMOS差分输入对管或者PMOS差分输入对管实现，应用在高速单端输入标准(输入电压高于参考电压则为逻辑“高”，反之则为逻辑“低”，参考电压VREF等效于一个翻转参考电平)时，只能实现参考电压高于0.7V和低于0.7V的高速单端标准如GTL(VREF＝0.8V)，HSTL_I_12(VREF＝0.6V)；应用在差分输入标准时只能支持有限的共模输入范围；另外单个NMOS或PMOS差分对比较器具有比较小的输出电阻，并且随着输入共模的变化，跨导随之变化，使得增益随着输入变化，能识别的最小差模电压(精度)有限；两级开环比较器在低摆率情况下具有比较低的极点频率，传输延时比较大，在高摆率情况下，需要大的偏置电流，从而引入较大的寄生电容和功耗。

技术实现要素：

本发明提供了一种用于FPGA的输入缓冲器电路，以至少解决现有输入缓冲器电路只能支持有限电压共模输入范围的问题。

本发明提供了一种输入缓冲器电路，包括：比较器电路及电平转换电路；比较器电路包括轨对轨折叠式共源共栅电路，轨对轨折叠式共源共栅电路用于实现差分输入；电平转换电路用于将辅助电源转换为内核电源，并根据轨对轨折叠式共源共栅电路的检测信号，输出逻辑电平信号至芯片内部。

进一步的，比较器电路包括两个轨对轨折叠式共源共栅电路；两个轨对轨折叠式共源共栅电路用于实现比较器差分输入、差分输出，展宽共模信号和差模信号输入范围，提高电压增益。

进一步的，电平转换电路为全差分电路，包括输入电路、负载电路及输出电路，输入电路采用NMOS晶体管实现差分输入，负载电路采用交叉耦合电流源和二极管连接的晶体管为负载，用于对检测差分信号进行迟滞放大，输出电路用于根据输出电路的负载要求，调节电流驱动能力，对负载电路的输出信号进行进一步的放大及整形，输出逻辑电平信号。

进一步的，输出电路由利用PMOS作为差分输入对的有源电流镜电路实现。

进一步的，输出电路由利用NMOS作为差分输入对的有源电流镜电路实现。

进一步的，电平转换电路为双输入单输出电平转换电路，比较器电路包括两个轨对轨折叠式共源共栅电路；两个轨对轨折叠式共源共栅电路用于实现差分输入，差分输出，双输入单输出电平转换电路包括差分输入、差分转单端输出电路，用于实现差分输入及单端输出。

进一步的，电平转换电路为单输入单输出电路，比较器电路包括一个轨对轨折叠式共源共栅电路,实现差分输入，单端输出。

进一步的，辅助电源与内核电源相同，比较器电路直接采用内核电源作为轨对轨折叠式共源共栅电路的电源，其检测信号不经过电平转换电路，直接采用输出缓冲器OUTBUF整形输出至芯片内部。

进一步的，轨对轨折叠式共源共栅电路包括NMOS输入差分对管和PMOS输入差分对管、以及由NMOS及PMOS组成的共源共栅电流源作为输出负载。

进一步的，轨对轨折叠式共源共栅电路还包括偏置电压差产生电路，偏置电压产生电路用于产生偏置电压输出至共源共栅电流源。

本发明的有益效果：

本发明提供了一种输入缓冲器电路，其比较器电路采用轨对轨折叠式共源共栅电路，该轨对轨折叠式共源共栅电路可以实现差分输入，其实现了宽范围的共模及共差电压，解决了现有输入缓冲器电路受制于比较器电路只能支持有限共模及差模电压输入范围的问题。

附图说明

图1为现有NMOS差分输入对比较器的电路图；

图2为现有PMOS差分输入对比较器的电路图；

图3为本发明第一实施例提供的输入缓冲器电路的结构示意图；

图4为本发明第二实施例提供的双输入双输出的输入缓冲器电路的电路图；

图5为本发明第二实施例涉及的传输门的电路图；

图6为本发明第二实施例提供的双输入单输出的输入缓冲器电路的一种电路图；

图7为本发明第二实施例提供的双输入单输出的输入缓冲器电路的另一种电路图；

图8为本发明第二实施例中的电平转换电路的另一种电路图；

图9为本发明第二实施例中的电平转换电路中输出电路的另一种电路图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。

第一实施例：

图3为本发明第一实施例提供的输入缓冲器电路的结构示意图，由图3可知，在本实施例中，本发明提供的输入缓冲器电路包括：比较器电路31及电平转换电路32；比较器电路31包括轨对轨折叠式共源共栅电路，轨对轨折叠式共源共栅电路用于实现差分输入；电平转换电路32用于将外部输入输出接口电源等辅助电源转换为内核电源，并根据轨对轨折叠式共源共栅电路的检测信号，输出逻辑电平信号至芯片内部。

在一些实施例中，上述实施例中的比较器电路31包括两个轨对轨折叠式共源共栅电路；两个轨对轨折叠式共源共栅电路用于实现比较器差分输入、差分输出，展宽共模信号和差模信号输入范围。

如图4所示，在一些实施例中，上述实施例中的电平转换电路32为全差分电路，包括输入电路(M1、M2)、负载电路(M3、M4、M6、M7)及输出电路(M8-M15)，输入电路采用NMOS晶体管实现差分输入，负载电路采用交叉耦合电流源和二极管连接的晶体管为负载，用于对检测差分信号进行迟滞放大，输出电路用于根据输出电路的负载要求，调节电流驱动能力，对负载电路的输出信号进行进一步的放大及整形，输出逻辑电平信号。

在一些实施例中，如图4所示，上述实施例中的输出电路由利用PMOS作为差分输入对的有源电流镜电路实现。

在一些实施例中，如图4所示，上述实施例中的输出电路由利用PMOS作为差分输入对的有源电流镜电路实现。

在一些实施例中，如图9所示，上述实施例中的输出电路由利用NMOS作为差分输入对的有源电流镜电路实现，此时，需要对图4所示的电平转换电路进行改进。

在一些实施例中，上述实施例中的电平转换电路为双输入单输出电平转换电路，比较器电路包括两个轨对轨折叠式共源共栅电路；两个轨对轨折叠式共源共栅电路用于实现差分输入，差分输出，双输入单输出电平转换电路包括差分输入、差分转单端输出电路，用于实现差分输入及单端输出。

如图6所示，在一些实施例中，上述实施例中的电平转换电路为单输入单输出电路，比较器电路包括一个轨对轨折叠式共源共栅电路。

如图7所示，在一些实施例中，上述实施例中的辅助电源与内核电源相同，比较器电路直接采用内核电源作为轨对轨折叠式共源共栅电路的电源，其检测信号不经过电平转换电路，直接采用OUTBUF整形输出至芯片内部。

如图4所示，在一些实施例中，上述实施例中的轨对轨折叠式共源共栅电路包括NMOS输入差分对管和PMOS输入差分对管、以及由NMOS及PMOS组成的共源共栅电流源作为输出负载。

如图4所示，在一些实施例中，上述实施例中的轨对轨折叠式共源共栅电路还包括偏置电压差生电路(即图4虚线框内的传输门电路、P14管及对应的控制信号及电路，输出偏置电压VB)，偏置电压差生电路用于产生偏置电压输出至共源共栅电流源。

对应的，本发明提供了一种可编程逻辑器件，其设置有本发明提供的输入缓冲器电路。

现结合具体应用场景对本发明做进一步的诠释说明。

第二实施例：

本实施例提出了一种应用于FPGA芯片，可支持宽的共模输入范围和差模输入范围、支持高速率、低传播延时的差分输入缓冲器电路，包括两种工作电压即内核工作电源VCCINT、辅助电源VCCAUX。

该差分输入缓冲器采用轨对轨折叠式共源共栅差分输入差分输出作为比较器，支持接近地～电源电压的共模输入范围，支持几十mV～电源电压的差模输入范围；比较器电路采用全差分输出，提高了电压增益；轨对轨差分输入比较器采用自偏置，减少了偏置电压产生电路，从而降低了电路设计复杂度、节约了面积、降低了功耗；采用迟滞比较器作为电平转换器，当用来实现具有参考电压VREF的高速单端输入标准时，提高噪声容限，增强抗干扰能力；迟滞比较器的输出级采用有源电流镜实现，将输出电压转换为输出电流，可根据负载要求，设计输出电流驱动能力；支持多种真差分输入标准，包括LVDS_25、LVDSEXT_25、HT_25，速率达1.25Gbps，传播延时300ps左右；支持多种伪差分输入标准，包括LVPECL_25、DIFF_HSTL_I/II/III/IV(1.5V或1.8V)、DIFF_SSTL_I/II(2.5V或1.8V)；支持不同参考电压VREF的输入标准，如GTL、GTLP、HSTL_I/II/III/IV(1.2V/1.5V/1.8V)、SSTL_I/II(2.5V/1.8V)等；

本实施例提供的全差分输入缓冲器电路如图4所示：第一级比较器电路采用轨对轨折叠式共源共栅实现差分输入，差分输出。INP和INN为相邻的一对PAD输入，同时采用NMOS输入差分对管N11～N12及N21～N22和PMOS输入差分对管P11～P12及P21～P22，能够实现宽范围的共模和差模输入。N13和N23为NMOS输入差分对尾电流源，P13和P23为PMOS输入差分对尾电流源，P15～P18及P25～P28和N14～N17及N24～N27组成共源共栅电流源作为输出负载，具有高达{(gmp18*rop18*rop16)//(gmn17*ron17*ron15)}的输出阻抗，从而实现高增益。

EN为ENABLE使能信号，在不使用时比较器DISABLE，降低功耗；当EN使能时，EN为高电平，EN的反信号ENB为低电平，EN和ENB信号使传输门(具体电路如图5所示)导通，产生自偏置电压VB，供给共源共栅器件偏置电压，自偏压设计减少了设计额外的多偏置电压产生电路，简化了电路结构，节约了芯片面积，降低了功耗。

轨对轨全差分电路，在宽共模输入范围(典型情况0.3V～2.2V)和宽差模输入范围(典型情况为0.1V～电源电压)，都能保持性能稳定，正确识别并接收信号。可以支持LVDS_25、LVDSEXT_25、HT_25、RSDS_25等真差分输入接口标准和LVPECL_25、DIFF_HSTL_I/II(1.5V或1.8V)、DIFF_SSTL_I/II(2.5V或1.8V)等伪差分输入标准。

第二级电平转换电路将电源VCCAUX转换为内核电压VCCINT，同时采用差分输入、交叉耦合电流源和二极管连接的晶体管为负载，进一步快速放大和整形第一级差分检测输出，具有迟滞特性，输出GND到VCCINT的逻辑电平。

该电路具有两条反馈通路，第一条是通过M1和M2共源节点的电流串联负反馈，第二条是连接M6和M7漏源极的串联电压正反馈，当正反馈系数大于负反馈系数时，整个电路表现为正反馈，在电压传输曲线中将出现迟滞，只要β6/β3>1，就会出现迟滞。假设M1的输入电压为OUT2为VCCINT/2，M2的输入OUT1为0，则M1导通，M2截止，M3和M6将导通，M4和M7将截止，I5全部流经M1和M3，因此VO1是高电平，此时M6试图提供如下电流：

随着M2输入不断向阈值点增加，I5的电流开始流过M2，此现象一直持续到流过M2的电流等于流过M6中的电流，当超过这一点时才改变状态，此点为第一个转折点。此时：

I₂＝I₆；

I₅＝I₁+I₂；

由以上3式可以得出：

I₂＝I₅-I₁；

由M1和M2的电流，可以计算出M1和M2的VGS，

V⁺_TRP＝V_GS2-V_GS1；

M2管栅极电压一旦达到阈值，比较器就会改变状态，于是大部分的尾电流源流过M2和M4，M7导通，M3、M6和M1截止。

随着M2栅极电压变小，电路达到某一点使M1中的电流值增加到与M7中的电流值相等，此点电压为比较器的负转折点V^-_TRP。可由下列式子：

I₁＝I₇；

I₅＝I₂+I₁；

计算出：

I₁＝I₅-I₂；

利用前面求VGS的方程可以计算出负转折点：

V^-_TRP＝V_GS2-V_GS1。

具有迟滞效应的电平转换器电路能够根据设计需求提供几十到上百mV的迟滞电压，不会因输入信号噪声或是抖动引起比较器错误翻转，提高了抗干扰能力。

电平转换器的输出级采用有源电流镜结构实现全差分输出，即负载电流源为输入信号的函数，M11和M15作为有源电流源，提供合理的电压摆幅和输出电阻，并根据负载情况设计驱动能力，不影响中间极点，提高了稳定性。

全差分输入输出缓冲器具有ENABLE(EN)输入，当ENABLE无效时，输入比较器和电平转换电路DISABLE，降低功耗。

本实施例中的差分缓冲器采用全差分结构，包括轨对轨折叠式共源共栅双差分输入比较器、利用电路正反馈实现迟滞功能的电平转换器、有源电流镜作为差分输出级；折叠式轨对轨双差分输入比较器采用自偏置电压，省去复杂的偏置电压产生电路，简化了电路，节约面积，并且降低功耗和成本；具有ENABLE控制端，当不使用或是与其他接收器组合使用时，可分别配置ENABLE或DISABLE，节省功耗；该全差分缓冲器能用来实现带参考电压VREF的接收器，可同时支持高于0.7V和低于0.7V参考电压输入的标准，用一个电路实现了宽输入参考电压范围的输入标准，节省面积，降低功耗。

在实际应用中，如图6所示：输入比较器电路采用单个折叠式轨对轨共源共栅电路实现差分输入，单端输出，电平转换电路也由单端输入单端输出。

在实际应用中，如图7所示：输入比较器电路采用单个折叠式轨对轨共源共栅电路实现差分输入，单端输出，输入比较器电源直接采用内核电源，后级直接BUFFER进行整形，不需要电平转换器。

在实际应用中，电平转换器还可以采用其他方式实现迟滞作用。

在实际应用中，如图8所示：电平转换电路采用单级有源电流镜实现差分转单端输出，其可以直接替换图4中的电平转换电路。

在实际应用中，如图9所示：电平转换电路中的输出电路采用NMOS作为差分输入对的有源电流镜作为输出级，此时，需要对图4所示的电平转换电路进行改进。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种输入缓冲器电路，其比较器电路采用轨对轨折叠式共源共栅电路，该轨对轨折叠式共源共栅电路可以实现差分输入，其实现了宽范围的共模及共差电压，解决了现有输入缓冲器电路受制于比较器电路只能支持有限共模及差模电压输入范围的问题。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。