专利名称：混合电压式输入/输出缓冲器的制作方法
技术领域：
本发明有关于一种缓冲电路，且特别是有关于一种半导体集成电路中的混合电压共容式输入/输出(I/O)缓冲器。
背景技术：
以目前技术而言，集成电路(IC)已可用来同时执行多种不同类型的工作，而且通过将许多电路封装于芯片或是整合不同用途的电路在一元件中的作法，还可因此增加IC 整体的能力；不过，虽然IC整体的能力可因此增加，但不同的电路其操作电压亦不相同。举例而言，系统中的内存是使用3. 3V的操作电压，而与5V操作电压的电路采用同一个总线， 或者利用输出电压为5V的芯片来驱动另一个具1. 8V或3. 3V电源电压的芯片。因此，混合电压共容式输入/输出(I/O)缓冲器便成为不同电压准位的信号沟通的必要接口。然而，一般具输出级电路的混合电压式I/O缓冲器通常仅可以用来传输有限的电压准位信号，若是欲以其作为传输高电压(如5V)准位信号的接口，则其输出级电路会受到如栅极氧化层过度应力、热载子劣化和非预期的漏电流等问题。如此一来，半导体元件会产生元件可靠度的问题。
发明内容
本发明所要解决的技术问题在于提供一种混合电压式输入/输出缓冲器，用以提高半导体元件的可靠度及其使用周期。为了实现上述目的，依照本发明一实施例，本发明提出一种混合电压式输入/输出缓冲器，包含一输出缓冲电路。输出缓冲电路包含一输出级电路、一栅极电压追踪电路以及一浮动N型井电路。输出级电路包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管， 上述堆叠式P型拉升晶体管中的一第一 P型晶体管以及上述堆叠式N型拉降晶体管中的一第一N型晶体管是耦接于一输出入焊垫。栅极电压追踪电路是用以根据输出入焊垫的电压控制第一 P型晶体管的栅极电压，以防止漏电流。浮动N型井电路是用以提供N型井电压至第一P型晶体管的N型井以与栅极电压追踪电路中控制第一P型晶体管的栅极电压的一第二 P型晶体管的N型井，以防止漏电流。浮动N型井电路还包括第三P型晶体管，其中第三P型晶体管耦接于输出入焊垫以及第一 P型晶体管的N型井，并根据致能信号、判别信号与输出信号的逻辑运算结果而开启，使得输出入焊垫的电压传送至第一 P型晶体管的N型井。为了实现上述目的，依照本发明另一实施例，本发明另提出一种混合电压式输入/ 输出缓冲器，包含一输出级电路以及一动态栅极偏压产生器。输出级电路包含堆叠式拉升晶体管以及堆叠式拉降晶体管，而动态栅极偏压产生器则是用以将逻辑信号转换为相对应
7的偏压供输出级电路操作。动态栅极偏压产生器包含一电压源准位侦测电路以及一动态驱动侦测电路。电压源准位侦测电路是用以侦测一输出入电压源的电压准位，以输出一判别信号。动态驱动侦测电路耦接于电压源准位侦测电路，并在一传输模式下根据输出入电压源以及判别信号提供一第一栅极偏压至堆叠式拉降晶体管中的一第一N型晶体管，以防止输出级电路的工作周期失真。为了实现上述目的，依照本发明又一实施例，本发明又提出一种混合电压式输入/ 输出缓冲器，包含一输入缓冲电路。输入缓冲电路包含一第一反相器、一第一电压准位限制电路、一第一电压准位拉升电路、一输入级电路以及一逻辑校准电路。第一反相器是用以将一输入信号反相而产生一第一控制信号。第一电压准位限制电路是用以限制一外部信号的电压准位，以产生输入信号传送至第一反相器而防止第一反相器的过度电性应力。第一电压准位拉升电路是用以拉升被输入至第一反相器的输入信号的电压准位。输入级电路是用以接收第一控制信号而产生被输入至一核心电路的一相对应的数字信号。逻辑校准电路是用以在第一反相器因输入信号具有低电压准位而误动作时校准第一控制信号的电压准位。为了实现上述目的，依照本发明再一实施例，本发明再提出一种混合电压式输入/ 输出缓冲器，包含一输出缓冲电路以及一输入缓冲电路。输出缓冲电路是用以在一传输模式下缓冲由一核心电路传送至一输出入焊垫的信号，并包含一输出级电路、一动态栅极偏压产生器、一栅极电压追踪电路以及一浮动N型井电路。输出级电路包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，其中堆叠式P型拉升晶体管中的一第一 P型晶体管以及堆叠式N型拉降晶体管中的一第一N型晶体管是耦接于输出入焊垫。动态栅极偏压产生器是用以将逻辑信号转换为相对应的偏压供输出级电路操作，并包含一电压源准位侦测电路以及一动态驱动侦测电路，其中电压源准位侦测电路是用以侦测一输出入电压源的电压准位，以输出一判别信号，而动态驱动侦测电路则是耦接于电压源准位侦测电路，并根据输出入电压源以及判别信号提供一第一栅极偏压至堆叠式N型拉降晶体管中的一第二N型晶体管，以防止输出级电路的工作周期失真。栅极电压追踪电路是用以根据输出入焊垫的电压控制第一 P型晶体管的栅极电压，以防止漏电流。浮动N型井电路是用以提供N型井电压至第一P型晶体管的N型井以与栅极电压追踪电路中控制第一P型晶体管的栅极电压的一第二 P型晶体管的N型井，以防止漏电流。另一方面，输入缓冲电路是用以在一接收模式下缓冲由输出入焊垫传送至核心电路的信号，并包含一第一反相器、一第一电压准位限制电路、一第一电压准位拉升电路、一输入级电路以及一逻辑校准电路。第一反相器是用以将一输入信号反相而产生一第一控制信号。第一电压准位限制电路是用以限制由输出入焊垫而来的一外部信号的电压准位，以产生输入信号传送至第一反相器而防止第一反相器的过度电性应力。第一电压准位拉升电路是用以拉升被输入至第一反相器的输入信号的电压准位。输入级电路是用以接收第一控制信号而产生被输入至一核心电路的一相对应的数字信号。逻辑校准电路是用以在第一反相器因输入信号具有低电压准位而误动作时校准第一控制信号的电压准位。根据本发明的技术内容，上述混合电压式输入/输出缓冲器不仅可应用在大范围的电压准位信号，而不会产生如栅极氧化层过度应力、热载子劣化、非预期的漏电流和基体效应等问题，还可减少所需的静态功率损耗，进而提高半导体元件的可靠度及其使用周期。
图1是依照本发明实施例的一种混合电压式输入/输出(I/O)缓冲器的电路方块示意图；图2是依照本发明实施例的一种混合电压式I/O缓冲器的电路示意图；图3是依照本发明实施例的一种动态栅极偏压产生器的电路方块示意图；图4是依照本发明实施例的一种动态栅极偏压产生器的电路示意图。主要元件符号说明100、200 混合电压式I/O缓冲器102、106 核心电路104、204 输出入焊垫110、210 输出缓冲电路122、222 前置驱动电路124,224 动态栅极偏压产生器126、226 输出级电路128、228 栅极电压追踪电路132、232 浮动N型井电路134、234 静电放电防护电路150、250 输入缓冲电路162J62 电压准位限制电路164J64 电压准位拉升电路166、266、286 反相器168:输入级电路172 逻辑校准电路沈8:输入级电路280 逻辑校准电路观2 第二电压准位限制电路观4 第二电压准位拉升电路288 拉降校准电路302、402 低功率偏压电路304、404 电压源准位侦测电路306、406 电压准位转换电路308、408 逻辑开关转换电路312、412 动态驱动侦测电路442 =CMOS 电路
具体实施例方式图1是依照本发明实施例的一种混合电压式输入/输出(I/O)缓冲器的电路方块示意图。混合电压式I/O缓冲器100主要包括一输出缓冲电路110以及一输入缓冲电路 150。输出缓冲电路110是用以在一传输模式下，对由一核心电路102传送至一输出入焊垫104(下称I/O焊垫)的信号作缓冲，使得I/O焊垫104具有所需的电压准位。相反地，输入缓冲电路150则是用以在一接收模式下，对由I/O焊垫104传送至核心电路102的信号作缓冲，使得逻辑1的信号可转换为如3. 3V的电压。其中，接收由I/O焊垫104而来的信号的核心电路106可与传送信号至I/O焊垫104的核心电路102相同或不同。如图1所示，输出缓冲电路110包括一前置驱动电路122、一动态栅极偏压产生器 124、一输出级电路126、一栅极电压追踪电路128、一浮动N型井电路132以及一静电放电 (ESD)防护电路134。前置驱动电路122是一数字逻辑电路，用以输出逻辑信号，并决定混合电压式I/O缓冲器100是工作在传输模式或接收模式下。动态栅极偏压产生器IM接收前置驱动电路122所传来的逻辑信号，并将其转换为相对应的偏压，以作为输出级电路1 的栅极偏压，避免输出级电路126中产生输出信号的工作周期(duty cycle)失真、晶体管可靠度以及漏电流等问题。输出级电路126则可在传输模式下依据其中不同尺寸的N/P MOS 晶体管传送出不同的驱动电流。栅极电压追踪电路128是用以根据I/O焊垫104的电压控制输出级电路126中 PMOS晶体管的栅极电压，以防止输出级电路126中的PMOS晶体管产生漏电流的情形。浮动N型井电路132是用以控制输出级电路1 与栅极电压追踪电路128中晶体管的N型井电压，以防止当其中晶体管的寄生二极管(如P+/N型井二极管)导通时产生漏电流，并防止输出级电路126中的晶体管有基体效应(body effect)的情形。此外，静电放电防护电路134则是用以在开启时释放静电放电电流，使得输出缓冲电路110可免于受静电放电的影响。另一方面，输入缓冲电路150包括一电压准位限制电路162、一电压准位拉升电路 164、一反相器166、一输入级电路168以及一逻辑校准电路172。电压准位限制电路162 是用以限制由I/O焊垫104而来的一外部信号的电压准位，以产生输入信号而传送至反相器166，借以防止反相器166中产生栅极氧化层过度电性应力(gate-oxide electrical overstress)。电压准位拉升电路164对经由反相器166传送至输入级电路168的输入信号的额定电压进行拉升动作。反相器166将输入信号进行反相，以产生一控制信号而传送至输入级电路168中，并借以控制输入级电路168，使其在接收模式下开启或关闭。输入级电路168接收由反相器166产生的控制信号，以产生一相对应的数字信号(如由逻辑1表示的高电压准位或逻辑0表示的低电压准位)传送至核心电路106中。逻辑校准电路172 则是在反相器166因输入信号具有太低的电压准位，无法对其判断，并因此而误动作时，用来对反相器166所产生的控制信号的电压准位进行校准。图2是依照本发明实施例的一种混合电压式I/O缓冲器的电路示意图。如图2所示，混合电压式I/O缓冲器200包含输出缓冲电路210以及输入缓冲电路250。对于输出缓冲电路210而言，前置驱动电路222的功能是决定I/O缓冲器200是工作在传输模式或接收模式下，并包括一与非逻辑门NAND201、一反相器INV201以及一非逻辑门N0R201。前置驱动电路222接收一致能信号(或控制信号)OE以及一输出信号Dout，其中致能信号OE 是输入至与非逻辑门NAND201中，并经由反相器INV201输入至非逻辑门N0R201中。若致能信号OE为逻辑1，1/0缓冲器200将会操作在传输模式下；相反地，若致能信号OE为逻辑 0，1/0缓冲器200则是会操作在接收模式下，并使得输入端点Din的信号，其具有与1/0焊垫204相同的逻辑。
表(一)是绘示前置驱动电路222的两输入端(0E和Dout)以及两输出端(UP和 DN)其逻辑准位的真值表。当OE为逻辑0(如0V)时，无论Dout为何，UP均为逻辑1(如 3. 3V)且DN均为逻辑O。此时，I/O缓冲器200操作在接收模式下，并接收外部信号。相反地，当OE为逻辑1时，UP和DN会根据Dout变动。如表(一)所示，当Dout为逻辑O时， UP和DN为逻辑1，而当Dout为逻辑1时，UP和DN为逻辑O。此时，I/O缓冲器200操作在传输模式下，且由端点Dout而来的信号会传送至I/O焊垫204。由于在本实施例中逻辑1是指3. 3V (VDD)，而逻辑O是指OV(GND)，因此便需要一电压准位转换电路，将逻辑1所代表的电压3. 3V转换为0. 9 5V的电压(即图标的I/O 电压源)，并将逻辑O所代表的电压OV转换为O 2. 5V的电压。表权利要求
1.一种混合电压式输入/输出缓冲器，其特征在于，包含一输出级电路，包含堆叠式拉升晶体管以及堆叠式拉降晶体管；以及一动态栅极偏压产生器，用以将逻辑信号转换为相对应的偏压供该输出级电路操作， 该动态栅极偏压产生器包含一电压源准位侦测电路，用以侦测一输出入电压源的电压准位，以输出一判别信号；以及一动态驱动侦测电路，耦接于该电压源准位侦测电路，并在一传输模式下根据该输出入电压源以及该判别信号提供一第一栅极偏压至所述堆叠式拉降晶体管中的一第一N型晶体管，以防止该输出级电路的工作周期失真，该动态驱动侦测电路还包括一第一 P型晶体管，其中该第一 P型晶体管的栅极用以接收该判别信号，该第一 P型晶体管的源极耦接于一电源电压，当该输出入电压源为高电压时，该第一 P型晶体管由该判别信号开启，使得该电源电压经由该第一P型晶体管输出而作为该第一栅极偏压。
2.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第二 P型晶体管，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源电压时根据该判别信号开启，使得该输出入电压源经由该第二 P型晶体管输出而作为该第一栅极偏压。
3.根据权利要求2所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一反相器，具有一输入端，用以接收该判别信号；以及一第二 N型晶体管，该第二 N型晶体管的栅极耦接于该电源电压，该第二 N型晶体管的漏极耦接于该反相器的一输出端，该第二 N型晶体管的源极耦接于该第二 P型晶体管的栅极。
4.根据权利要求3所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第三P型晶体管，该第三P型晶体管的栅极耦接于该电源电压，该第三P型晶体管的源极耦接于该输出入电压源，该第三P型晶体管的漏极耦接于该第二 P型晶体管的栅极。
5.根据权利要求2所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一反相器，具有一输入端，用以接收所述逻辑信号中的一第一逻辑信号；以及一 CMOS电路，具有一输入端以及一输出端，其中该CMOS电路的该输入端耦接于该反相器的一输出端，该CMOS电路的该输出端用以输出该第一栅极偏压，该CMOS电路包含一拉升晶体管，该拉升晶体管的源极耦接于该第二 P型晶体管以及该第一 P型晶体管的漏极。
6.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换所述逻辑信号中的一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应的电压准位的互补信号。
7.根据权利要求6所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括一逻辑开关转换电路，用以根据该输出入电压源的电压准位提供一第二栅极偏压至所述堆叠式拉升晶体管中的一第四P型晶体管。
8.根据权利要求6所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。
9.根据权利要求1所述的混合电压式输入/输出缓冲器，其特征在于，还包括 一前置驱动电路，用以接收一致能信号而输出所述逻辑信号至该动态栅极偏压产生ο
10.一种混合电压式输入/输出缓冲器，其特征在于，包含一输出缓冲电路，用以在一传输模式下缓冲由一核心电路传送至一输出入焊垫的信号，该输出缓冲电路包含一输出级电路，包含堆叠式P型拉升晶体管以及堆叠式N型拉降晶体管，所述堆叠式P 型拉升晶体管中的一第一P型晶体管以及所述堆叠式N型拉降晶体管中的一第一N型晶体管耦接于该输出入焊垫；一动态栅极偏压产生器，用以将逻辑信号转换为相对应的偏压供该输出级电路操作， 该动态栅极偏压产生器包含一电压源准位侦测电路，用以侦测一输出入电压源的电压准位，以输出一判别信号；以及一动态驱动侦测电路，耦接于该电压源准位侦测电路，并根据该输出入电压源以及该判别信号提供一第一栅极偏压至所述堆叠式N型拉降晶体管中的一第二 N型晶体管，以防止该输出级电路的工作周期失真；一栅极电压追踪电路，用以根据该输出入焊垫的电压控制该第一 P型晶体管的栅极电压，以防止漏电流；以及一浮动N型井电路，用以提供N型井电压至该第一 P型晶体管的N型井以及该栅极电压追踪电路中控制该第一 P型晶体管的栅极电压的一第二 P型晶体管的N型井，以防止漏电流；以及一输入缓冲电路，用以在一接收模式下缓冲由该输出入焊垫传送至该核心电路的信号，该输入缓冲电路包含一第一反相器，用以将一输入信号反相而产生一第一控制信号； 一第一电压准位限制电路，用以限制由该输出入焊垫而来的一外部信号的电压准位， 以产生该输入信号传送至该第一反相器而防止该第一反相器的过度电性应力；一第一电压准位拉升电路，用以拉升被输入至该第一反相器的该输入信号的电压准位；一输入级电路，用以接收该第一控制信号而产生被输入至一核心电路的一相对应的数字信号；以及一逻辑校准电路，用以在该第一反相器因该输入信号具有低电压准位而误动作时校准该第一控制信号的电压准位。
11.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一第三P型晶体管，耦接于该输出入焊垫以及该第一 P型晶体管的N型井，并根据一致能信号、一判别信号与一输出信号的逻辑运算结果而开启，使得该输出入焊垫的电压传送至该第一P型晶体管的N型井。
12.根据权利要求11所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一第四P型晶体管，耦接于该第一 P型晶体管的N型井；以及一第五P型晶体管，堆叠连接于该第四P型晶体管，并在该接收模式下开启，以经由该第四P型晶体管中的寄生二极管将该第一 P型晶体管的N型井偏压于一电源电压。
13.根据权利要求12所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一逻辑电路，用以执行该致能信号、该判别信号与该输出信号的与非逻辑运算，该逻辑电路具有一输出端，该逻辑电路的该输出端耦接于该第四P型晶体管且经由一第二反相器耦接在该第五P型晶体管。
14.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括一第六P型晶体管，耦接于该输出入焊垫以及该第二 P型晶体管的N型井，并在该输出入焊垫具有一高电压时开启，使得该输出入焊垫的电压传送至该第二 P型晶体管的N型井。
15.根据权利要求14所述的混合电压式输入/输出缓冲器，其特征在于，该浮动N型井电路还包括 一第七P型晶体管，耦接于该第二 P型晶体管的N型井，该第二 P型晶体管的N型井在该接收模式下经由该第七P型晶体管中的寄生二极管偏压于一电源电压。
16.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第八P型晶体管，该第八P型晶体管的栅极用以接收该判别信号，该第八P型晶体管的源极耦接于一电源电压，当该输出入电压源为高电压时，该第八P型晶体管由该判别信号开启，使得该电源电压经由该第八P型晶体管输出而作为该第一栅极偏压。
17.根据权利要求16所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第九P型晶体管，耦接于该输出入电压源，并在该输出入电压源小于或等于该电源电压时根据该判别信号开启，使得该输出入电压源经由该第九P型晶体管输出而作为该第一栅极偏压。
18.根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第三反相器，具有一输入端，用以接收该判别信号；以及一第三N型晶体管，该第三N型晶体管的栅极耦接于该电源电压，该第三N型晶体管的漏极耦接于该第三反相器的一输出端，该第三N型晶体管的源极耦接于该第九P型晶体管的栅极。
19.根据权利要求18所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第十P型晶体管，该第十P型晶体管的栅极耦接于该电源电压，该第十P型晶体管的源极耦接于该输出入电压源，该第十P型晶体管的漏极耦接于该第九P型晶体管的栅极。
20.根据权利要求17所述的混合电压式输入/输出缓冲器，其特征在于，该动态驱动侦测电路还包括一第四反相器，具有一输入端，用以接收所述逻辑信号中的一第一逻辑信号；以及一 CMOS电路，具有一输入端以及一输出端，其中该CMOS电路的该输入端耦接于该第四反相器的一输出端，该CMOS电路的该输出端用以输出该第一栅极偏压，该CMOS电路包含一拉升晶体管，该拉升晶体管的源极耦接于该第九P型晶体管以及该第八P型晶体管的漏极。
21.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括一电压准位转换电路，用以接收一低功率偏压以及该判别信号，并转换该些逻辑信号中的一第二逻辑信号的电压准位，以输出具有该输出入电压源所对应的电压准位的互补信号。
22.根据权利要求21所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括一逻辑开关转换电路，用以根据该输出入电压源的电压准位提供一第二栅极偏压至该第一 P型晶体管。
23.根据权利要求21所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器还包括一低功率偏压电路，用以提供该低功率偏压至该电压准位转换电路。
24.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括一第五反相器，用以将该输入信号反相而产生一第二控制信号；以及一拉降校准电路，由该输入信号以及该第二控制信号所控制，并在该第一反相器因该输入信号具有低电压准位而误动作时拉降该第一控制信号的电压准位。
25.根据权利要求对所述的混合电压式输入/输出缓冲器，其特征在于，该拉降校准电路还包括一第四N型晶体管，该第四N型晶体管的栅极用以接收该输入信号，该第四N型晶体管的漏极耦接于该第一反相器以接收该第一控制信号；以及一第五N型晶体管，该第五N型晶体管的栅极用以接收该第二控制信号，该第五N型晶体管的漏极耦接于该第四N型晶体管的源极，该第五N型晶体管的源极耦接于一接地电压。
26.根据权利要求25所述的混合电压式输入/输出缓冲器，其特征在于，当该第四N型晶体管由具有低电压准位的该输入信号所开启且该第五N型晶体管由该第二控制信号所开启时，该第一控制信号的电压准位是拉降至该接地电压。
27.根据权利要求对所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括一第二电压准位限制电路，用以限制该外部信号的电压准位，以产生该输入信号传送至该第五反相器而防止该第五反相器的过度电性应力。
28.根据权利要求27所述的混合电压式输入/输出缓冲器，其特征在于，该第二电压准位限制电路在该接收模式下由一致能信号所启动。
29.根据权利要求对所述的混合电压式输入/输出缓冲器，其特征在于，该逻辑校准电路还包括一第二电压准位拉升电路，用以拉升被输入至该第五反相器的该输入信号的电压准位。
30.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该第一电压准位限制电路在该接收模式下由一致能信号所启动。
31.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该输入级电路是一第六反相器。
32.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该动态栅极偏压产生器产生该偏压以对所述堆叠式P型拉升晶体管的栅极进行偏压而防止过度电性应力。
33.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括一前置驱动电路，用以接收一致能信号而输出所述逻辑信号至该动态栅极偏压产生ο
34.根据权利要求10所述的混合电压式输入/输出缓冲器，其特征在于，该输出缓冲电路还包括一静电放电防护电路，用以在开启时释放静电放电电流。
全文摘要
本发明涉及一种混合电压式输入/输出缓冲器，包含输出级电路以及动态栅极偏压产生器。动态栅极偏压产生器用以将逻辑信号转换为相对应的偏压供该输出级电路操作。动态栅极偏压产生器包含电压源准位侦测电路以及动态驱动侦测电路。电压源准位侦测电路用以侦测输出入电压源的电压准位，以输出判别信号。动态驱动侦测电路在一传输模式下根据输出入电压源以及判别信号提供栅极偏压至输出级电路。动态驱动侦测电路还包括一P型晶体管，其中此P型晶体管的栅极用以接收判别信号，其源极耦接于电源电压，当输出入电压源为高电压时，P型晶体管由判别信号开启，使得电源电压经由P型晶体管输出而作为栅极偏压。
文档编号H03K19/0185GK102545872SQ20111045577
公开日2012年7月4日 申请日期2008年12月17日 优先权日2008年10月21日
发明者张威铚, 李宗哲, 王朝钦, 黄国展 申请人:奇景光电股份有限公司, 王朝钦