一种用于AMOLED列驱动电路的输出缓冲器的制作方法

本发明涉及平面显示
技术领域：
，特别是涉及一种用于AMOLED列驱动电路的输出缓冲器。
背景技术：
：AMOLED显示与其他显示技术相比，具有超轻薄、宽视角、低功耗、响应速度快、颜色自然等优点，是下一代主流显示技术的最有力竞争者。AMOLED显示系统中，列驱动电路对于实现高速、高精度、低功耗及高动态的显示驱动至关重要。通常列驱动电路包括移位寄存器、采样寄存器、数据锁存器、电平转换电路、数模转换电路(Digital-to-AnalogConverter,DAC)和输出缓冲器电路等。其中，输出缓冲器决定了列驱动电路的速度、精度、输出范围以及功耗等性能，随着显示分辨率和帧率的提高，系统对于输出缓冲器的性能要求也越来越高。AMOLED列驱动电路中的输出缓冲器通常由运算放大器连接成单位增益缓冲器的形式实现，用于驱动AMOLED显示面板中列驱动总线上大的电容，随着显示显示面阵的增大，输出缓冲器所要驱动的电容也越来越大。传统的用于AMOLED列驱动电路的输出缓冲器为AB类放大器，如图1所示，该放大器可以提供大的增益，从而减小系统误差，同时其输出级为推挽结构，可以提供大的充电和放电电流，从而实现对大面阵显示面板的驱动。然而，由于此类放大器的输出级在静态时存在偏置电流，而单个AMOLED列驱动芯片中往往存在上千个输出缓冲器，因此此类放大器总的静态电流较大，不满足低功耗的设计要求。另外一种用于AMOLED列驱动电路的缓冲器为B类放大器，如图2所示，与AB类放大器不同，B类放大器中由比较器和反相器代替了AB类放大器中的误差放大器，运放的输出端与比较器的正向输入端连接，上下两个比较器的输出分别连接在输出级NMOS和PMOS的栅极，组成负反馈环路。当输入端存在阶跃信号时，比较器输出为电源电压VDD或地VSS，将对应的充电或放电晶体管打开。静态时，该电路的输出级NMOS和PMOS均处于截止状态，因此输出级不存在静态电流。总的来说，AB类放大器的输出存在静态电流，不符合低功耗的设计要求，B类运放较AB类运放来讲，结构较为简单，且输出级不存在静态功耗，电路整体功耗较低，因此非常适用于AMOLED列驱动电路，但是传统的B类放大器输出级晶体管的栅源电压最大为电源电压，当负载电容很大时，需要输出晶体管有很大的宽长比，因此在负载电容进一步增加时，需要综合面积、功耗等因素对电路进行进一步优化。技术实现要素：鉴于以上所述现有技术的缺点，本发明的目的在于提供一种用于AMOLED列驱动电路的输出缓冲器，用于解决现有技术中的输出缓冲器在负载电容进一步增加时，需要综合面积、功耗等因素对电路进行进一步优化的问题。为实现上述目的及其他相关目的，本发明提供一种用于AMOLED列驱动电路的输出缓冲器，包括：轨到轨输入级电路、自举级电路及输出级电路，所述轨到轨输入级电路连接所述自举级电路，所述自举级电路连接所述输出级电路，所述轨到轨输入级电路，用于对正向输入信号和反相输入信号之差进行放大；所述自举级电路，用于将输出级电路的控制电压升高到高于电源电压或降低到低于地电压；所述输出级电路，用于对输出负载进行驱动。优选地，所述轨到轨输入级电路包括第一晶体管～第十四晶体管，所述第一晶体管的源极连接第七晶体管的源极且其公共端连接电源电压、栅极连接偏置电路；所述第二晶体管的源极连接第三晶体管的源极且其公共端连接第一晶体管的漏极、漏极分别连接第十一晶体管的源极及第十三晶体管的漏极且其公共端连接第十三晶体管与第十四晶体管连接形成的公共端、栅极连接第四晶体管的栅极且其公共端形成正向输入端；所述第三晶体管的漏极连接第十二晶体管的源极且其公共端连接第十四晶体管的漏极且其公共端连接自举级电路、栅极形成第一反方向输入端；所述第四晶体管的源极连接第五晶体管的源极且其公共端连接第六晶体管的漏极、漏极分别连接第七晶体管的漏极及栅极且其公共端连接第九晶体管的源极；所述第五晶体管的漏极分别连接第八晶体管的漏极及第十晶体管的源极且其公共端连接自举级电路、栅极形成第二反方向输入端；所述第六晶体管的源极连接第十三晶体管的源极且其公共端连接地电压、栅极连接偏置电路；所述第七晶体管的栅极连接第八晶体管的栅极；所述第八晶体管的源极连接电源电压；所述第九晶体管的漏极连接第十一晶体管的漏极且其第一公共端连接第九晶体管的栅极与第十晶体管的栅极连接形成的公共端，第二公共端连接第十一晶体管与第十二晶体管连接形成的公共端；所述第十晶体管的漏极连接第十二晶体管的漏极；所述第十四晶体管的源极连接地电压。优选地，所述轨到轨输入级电路中的晶体管的长宽比包括如下关系：(WL)2=(WL)3,(WL)4=(WL)5,(WL)7=(WL)8,(WL)9=(WL)10,(WL)11=(WL)12,(WL)13=(WL)14,]]>其中，为第二晶体管的宽长比，为第三晶体管的宽长比，为第四晶体管的宽长比，为第五晶体管的宽长比，为第七晶体管的宽长比，为第八晶体管的宽长比，为第九晶体管的宽长比，为第十晶体管的宽长比，为第十一晶体管的宽长比，为第十二晶体管的宽长比，为第十三晶体管的宽长比，为第十四晶体管的宽长比。优选地，所述第一反相输入端及第二反相输入端与输出信号连接，所述正相输入端与输入信号连接，组成单位增益缓冲器结构。优选地，所述自举级电路包括由第十五晶体管～第十八晶体管组成的两个电流比较器电路，由第十九晶体管～第二十二晶体管组成的两个电压比较器电路，第二十三开关晶体管～第二十八开关晶体管，第一自举电容及第二自举电容。所述第十五晶体管的源极连接电源电压、漏极连接所述第十六晶体管的漏极且其第一公共端分别连接第二十三开关晶体管的栅极及第一自举电容的第二端，第二公共端连接所述第十九晶体管的栅极与所述第二十晶体管的栅极连接形成的公共端、栅极连接第十七晶体管的栅极且其公共端连接轨到轨输入级电路；所述第十六晶体管的源极连接地电压、栅极连接第十八晶体管的栅极且其公共端连接轨到轨输入级电路；所述第十七晶体管的源极连接电源电压、漏极连接所述第十八晶体管的漏极且其第一公共端连接所述第二十一晶体管的栅极与所述第二十二晶体管的栅极连接形成的公共端，第二公共端分别连接第二十四开关晶体管的栅极及第二自举电容的第一端；所述第十八晶体管的源极连接地电压；所述第十九晶体管的漏极连接第二十晶体管的漏极且其公共端连接第二十五开关晶体管的栅极且其公共端连接第二十八开关晶体管的栅极、源极连接电源电压；所述第二十晶体管的源极连接地电压；所述第二十一晶体管的源极连接电源电压、漏极连接第二十二晶体管的漏极且其公共端连接第二十六开关晶体管的栅极且其公共端连接第二十七开关晶体管的栅极；所述第二十二晶体管的源极连接地电压；所述第二十三开关晶体管的源极分别连接第一自举电容的第一端及第二十五开关晶体管的源极、漏极连接电源电压；所述第二十四开关晶体管的源极分别连接第二自举电容的第二端及第二十六开关晶体管的源极、漏极连接地电压；所述第二十五开关晶体管的漏极连接第二十八开关晶体管的漏极且其公共端连接输出级电路；所述第二十六开关晶体管的漏极连接第二十七开关晶体管的漏极且其公共端连接输出级电路；所述第二十七开关晶体管的源极分别连接电源电压及输出级电路；所述第二十八开关晶体管的源极分别连接地电压及输出级电路。优选地，所述自举级电路中的晶体管的长宽比包括如下关系：(W/L)16(W/L)14>(W/L)15(W/L)8(W/L)18(W/L)14<(W/L)17(W/L)8]]>其中，(W/L)16为第十六晶体管的宽长比，(W/L)14为第十四晶体管的宽长比，(W/L)15为第十五晶体管的宽长比，(W/L)8为第八晶体管的宽长比，(W/L)18为第十八晶体管的宽长比，(W/L)17为第十七晶体管的宽长比。优选地，当输入信号等于输出信号时，第十五晶体管进入饱和区，第十六晶体管进入线性区，第十七晶体管进入线性区，第十八晶体管进入饱和区。优选地，当输入信号等于输出信号时，输出级电路的第二十九晶体管及第三十晶体管均处于截止状态，输出级电路不存在静态电流，同时第十九晶体管到第二十八开关晶体管也不存在静态电流。优选地，当输入信号大于输出信号时，第十五晶体管进入饱和区，第十六晶体管进入线性区，第十七晶体管进入线性区，第十八晶体管进入饱和区。优选地，当输入信号大于输出信号时，输出级电路的第二十九晶体管导通并对输出端进行充电，且第二十九晶体管的栅源电压为-2VDD；输出级电路的第三十晶体管处于截止状态，输出级电路的输出端不存在充电回路。优选地，当输入信号小于输出信号时，第十五晶体管进入线性区，第十六晶体管进入饱和区，第十七晶体管进入线性区，第十八晶体管进入饱和区。优选地，当输入信号小于输出信号时，输出级电路的第三十晶体管导通并对输出端进行充电，且第三十晶体管的栅源电压为2VDD；输出级电路的第二十九晶体管处于截止状态，输出级电路的输出端不存在充电回路。优选地，所述输出级电路为由第二十九晶体管和第三十晶体管组成的ClassB输出级电路，所述第二十九晶体管的源极连接自举级电路及电源电压、漏极连接第三十晶体管的漏极且公共端形成输出级电路的输出端、栅极连接自举级电路；所述第三十晶体管的源极连接自举级电路及地电压、栅极连接自举级电路。优选地，还包括偏置电路，用于为轨到轨输入级电路提供偏置电压，所述偏置电路包括第三十一晶体管，第三十二晶体管，第三十三晶体管，第三十四晶体管，所述第三十一晶体管的源极连接电源电压、漏极连接第三十二晶体管的源极且其公共端连接第三十一晶体管的栅极且其公共端连接轨到轨输入级电路；所述第三十二晶体管的漏极连接第三十三晶体管的漏极且其公共端连接所述第三十二晶体管的栅极与所述第三十三晶体管的栅极连接形成的公共端；所述第三十三晶体管的源极连接第三十四晶体管的漏极且其公共端连接第三十四晶体管的栅极且其公共端连接轨道轨输入级电路；所述第三十四晶体管的源极连接地电压。优选地，还包括补偿电阻和负载电容，用于引入左半边零点对运算放大器进行频率补偿，所述补偿电阻的一端连接所述输出级电路的输出端、另一端分别连接输出信号及负载电容，所述负载电容连接地电压。优选地，所述第一晶体管～第三晶体管、第七晶体管～第十晶体管、第十五晶体管～第二十一晶体管、第二十三开关晶体管、第二十五开关晶体管、第二十七开关晶体管、第二十九晶体管、第三十一晶体管及第三十二晶体管为NMOS晶体管；所述第四晶体管～第六晶体管、第十一晶体管～第十四晶体管、第十六晶体管～第二十二晶体管、第二十四开关晶体管、第二十六开关晶体管、第二十八开关晶体管、第三十三晶体管及第三十四晶体管为PMOS晶体管。如上所述，本发明的用于AMOLED列驱动电路的输出缓冲器，具有以下有益效果：本发明通过提高输出级晶体管的最大栅源电压，从而可以用宽长比较小的输出级晶体管来实现大的驱动电流。与现有技术相比，本发明具有静态电流小的优点，同时由于充放电时输出管的栅源电压接近两倍的电源电压，因此本发明可以在输出管尺寸相同的条件下提供更大的充放电电流，可以驱动更大的负载电容。附图说明图1显示为本发明(现有技术中)的AB类输出缓冲器示意图。图2显示为本发明(现有技术中)的两级电阻串结构DAC示意图。图3显示为本发明的用于AMOLED列驱动电路的输出缓冲器示意图。图4显示为本发明输入信号等于输出信号(VIN＝VOUT)时，自举级电路和输出级电路状态示意图。图5显示为本发明输入信号大于输出信号(VIN>VOUT)时，自举级电路和输出级电路状态示意图。图6显示为本发明输入信号大于输出信号(VIN>VOUT)时，自举级电路和输出级电路状态示意图。元件标号说明1偏置电路C1第一自举电容2轨到轨输入级电路C2第二自举电容3自举级电路VP正相输入端4输出级电路VIN输入信号VSS参考地电压VN反相输入端VDD电源电压VOUT输出信号RC补偿电阻T1～T22第一晶体管～第二十二晶体管CL负载电容T23～T28第二十二开关晶体管～第二T29～T34第二十九晶体管～第三十四十八开关晶体管晶体管具体实施方式以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。请参阅图3到图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。在AMOLED列驱动电路中，输出缓冲器决定了列驱动电路的速度、精度、输出范围以及功耗等性能，随着显示分辨率和帧率的提高，系统对于输出缓冲器的性能要求也越来越高。B类放大器与AB类放大器相比结构较为简单，功耗较低，但是传统B类放大器输出级晶体管的栅源电压最大为电源电压，当负载电容很大时，需要输出晶体管有很大的宽长比，因此在负载电容进一步增加时，需要综合面积、功耗等因素对电路进行进一步优化。本发明通过提高输出级晶体管的最大栅源电压，从而可以用宽长比较小的输出级晶体管来实现大的驱动电流。实施例一一种用于AMOLED列驱动电路的输出缓冲器，包括：偏置电路1、轨到轨输入级电路2、自举级电路3及输出级电路4，所述轨到轨输入级电路2分别连接所述自举级电路3及所述偏置电路1，所述自举级电路3连接所述输出级电路4。所述轨到轨输入级电路2，用于对正向输入信号和反相输入信号之差进行放大；所述自举级电路3，用于将输出级电路4的控制电压升高到高于电源电压VDD或降低到低于地电压VSS；所述输出级电路4，用于对输出负载进行驱动；所述偏置电路1，用于为轨到轨输入级电路2提供偏置电压。如图3所示，本实施例中，所述轨到轨输入级电路2包括第一晶体管M1～第十四晶体管M14。具体的，所述第一晶体管M1的源极连接第七晶体管M7的源极且其公共端连接电源电压VDD、栅极连接偏置电路1；所述第二晶体管M2的源极连接第三晶体管M3的源极且其公共端连接第一晶体管M1的漏极、漏极分别连接第十一晶体管M11的源极及第十三晶体管M13的漏极且其公共端连接第十三晶体管M13与第十四晶体管M14连接形成的公共端、栅极连接第四晶体管M4的栅极且其公共端形成正向输入端VP；所述第三晶体管M3的漏极连接第十二晶体管M12的源极且其公共端连接第十四晶体管M14的漏极且其公共端连接自举级电路3中的第十六晶体管M16的栅极与第十八晶体管M18的栅极连接形成的公共端、栅极形成第一反方向输入端VN1；所述第四晶体管M4的源极连接第五晶体管M5的源极且其公共端连接第六晶体管M6的漏极、漏极分别连接第七晶体管M7的漏极及第九晶体管M9的源极且其公共端连接第七晶体管M7的栅极与第八晶体管M8的栅极连接形成的公共端；所述第五晶体管M5的漏极分别连接第八晶体管M8的漏极及第十晶体管M10的源极且其公共端连接自举级电路3中的第十五晶体管M15的栅极与第十七晶体管M17的栅极连接形成的公共端、栅极形成第二反方向输入端VN2；所述第六晶体管M6的源极连接第十三晶体管M13的源极且其公共端连接地电压VSS、栅极连接偏置电路1；所述第八晶体管M8的源极连接电源电压VDD；所述第九晶体管M9的漏极连接第十一晶体管M11的漏极且其第一公共端连接第九晶体管M9的栅极与第十晶体管M10的栅极连接形成的公共端，第二公共端连接第十一晶体管M11与第十二晶体管M12连接形成的公共端；所述第十晶体管M10的漏极连接第十二晶体管M12的漏极；所述第十四晶体管M14的源极连接地电压VSS。本实施例中，所述自举级电路3包括由第十五晶体管M15～第十八晶体管M18组成的两个电流比较器电路，由第十九晶体管M19～第二十二晶体管M20组成的两个电压比较器电路，第二十三开关晶体管M23～第二十八开关晶体管M28，第一自举电容C1及第二自举电容C2。其中，第一自举电容C1及第二自举电容C2的第一端为上极板，第二端为下极板。具体的，所述第十五晶体管M15的源极连接电源电压VDD、漏极连接所述第十六晶体管M16的漏极且其第一公共端分别连接第二十三开关晶体管M23的栅极及第一自举电容C1的第二端，第二公共端连接所述第十九晶体管M19的栅极与所述第二十晶体管M20的栅极连接形成的公共端、栅极连接第十七晶体管M17的栅极且其公共端连接轨到轨输入级电路2；所述第十六晶体管M16的源极连接地电压VSS、栅极连接第十八晶体管M18的栅极且其公共端连接轨到轨输入级电路2；所述第十七晶体管M17的源极连接电源电压VDD、漏极连接所述第十八晶体管M18的漏极且其第一公共端连接所述第二十一晶体管M21的栅极与所述第二十二晶体管M22的栅极连接形成的公共端，第二公共端分别连接第二十四开关晶体管M24的栅极及第二自举电容C2的第一端；所述第十八晶体管M18的源极连接地电压VSS；所述第十九晶体管M19的漏极连接第二十晶体管M20的漏极且其公共端连接第二十五开关晶体管M25的栅极且其公共端连接第二十八开关晶体管M28的栅极、源极连接电源电压VDD；所述第二十晶体管M20的源极连接地电压VSS；所述第二十一晶体管M21的源极连接电源电压VDD、漏极连接第二十二晶体管M22的漏极且其公共端连接第二十六开关晶体管M26的栅极且其公共端连接第二十七开关晶体管M27的栅极；所述第二十二晶体管M22的源极连接地电压VSS；所述第二十三开关晶体管M23的源极分别连接第一自举电容的第一端及第二十五开关晶体管M25的源极、漏极连接电源电压VDD；所述第二十四开关晶体管M24的源极分别连接第二自举电容C2的第二端及第二十六开关晶体管的源极、漏极连接地电压VSS；所述第二十五开关晶体管M25的漏极连接第二十八开关晶体管M28的漏极且其公共端连接输出级电路4的第三十晶体管M30的栅极；所述第二十六开关晶体管M26的漏极连接第二十七开关晶体管M27的漏极且其公共端连接输出级电路4的第二十九晶体管M29的栅极；所述第二十七开关晶体管M27的源极分别连接电源电压VDD及输出级电路4的第二十九晶体管M29的源极；所述第二十八开关晶体管M28的源极分别连接地电压VSS及输出级电路4的第三十晶体管M30的源极。本实施例中，所述输出级电路4为由第二十九晶体管M29和第三十晶体管M30组成的ClassB输出级电路4。所述第二十九晶体管M29的源极连接自举级电路3及电源电压VDD、漏极连接第三十晶体管M30的漏极且公共端形成输出级电路4的输出端、栅极连接自举级电路3；所述第三十晶体管M30的源极连接自举级电路3及地电压VSS、栅极连接自举级电路3。本实施例中，还包括偏置电路1，用于为轨到轨输入级电路中的第一晶体管M1及第六晶体管M6提供偏置电压。所述偏置电路1包括第三十一晶体管M31，第三十二晶体管M32，第三十三晶体管M33及第三十四晶体管M34。具体的，所述第三十一晶体管M31的源极连接电源电压VDD、漏极连接第三十二晶体管M32的源极且其公共端连接第三十一晶体管M31的栅极且其公共端连接轨到轨输入级电路2的第一晶体管M1的栅极；所述第三十二晶体管M32的漏极连接第三十三晶体管M33的漏极且其公共端连接所述第三十二晶体管M32的栅极与所述第三十三晶体管M33的栅极连接形成的公共端；所述第三十三晶体管M33的源极连接第三十四晶体管M34的漏极且其公共端连接第三十四晶体管M34的栅极且其公共端连接轨道轨输入级电路的第十六晶体管M36的栅极；所述第三十四晶体管M34的源极连接地电压VSS。本实施例中，还包括补偿电阻RC和负载电容CL，用于引入左半边零点对运算放大器进行频率补偿，所述补偿电阻RC的一端连接所述输出级电路4的输出端、另一端分别连接输出信号Vout及负载电容CL的一端，所述负载电容CL的另一端连接地电压VSS。本实施例中，所述轨到轨输入级电路2中的晶体管的长宽比包括如下关系：(WL)2=(WL)3,(WL)4=(WL)5,(WL)7=(WL)8,(WL)9=(WL)10,(WL)11=(WL)12,(WL)13=(WL)14.]]>其中，为第二晶体管的宽长比，为第三晶体管的宽长比，为第四晶体管的宽长比，为第五晶体管的宽长比，为第七晶体管的宽长比，为第八晶体管的宽长比，为第九晶体管的宽长比，为第十晶体管的宽长比，为第十一晶体管的宽长比，为第十二晶体管的宽长比，为第十三晶体管的宽长比，为第十四晶体管的宽长比。本实施例中，所述自举级电路3中的晶体管的长宽比包括如下关系：(W/L)16(W/L)14>(W/L)15(W/L)8,(W/L)18(W/L)14<(W/L)17(W/L)8.]]>其中，(W/L)16为第十六晶体管的宽长比，(W/L)14为第十四晶体管的宽长比，(W/L)15为第十五晶体管的宽长比，(W/L)8为第八晶体管的宽长比，(W/L)18为第十八晶体管的宽长比，(W/L)17为第十七晶体管的宽长比。本实施例中的所述第一晶体管M1～第三晶体管M3、第七晶体管M7～第十晶体管M10、第十五晶体管M15～第二十一晶体管M21、第二十三开关晶体管M23、第二十五开关晶体管M25、第二十七开关晶体管M27、第二十九晶体管M29、第三十一晶体管M31及第三十二晶体管M32为NMOS晶体管；所述第四晶体管M4～第六晶体管M6、第十一晶体管M11～第十四晶体管M14、第十六晶体管M16～第二十二晶体管M22、第二十四开关晶体管M24、第二十六开关晶体管M26、第二十八开关晶体管M28、第三十三晶体管M33及第三十四晶体管M34为晶体管为PMOS晶体管。实施例二根据实施例一，本实施例二如图3所示，本实施例中的轨到轨输入级电路2的反相输入端VN与输出缓冲器输出信号Vout连接在一起，轨到轨输入级电路2的正相输入端VP与输出缓冲器的输入信号VIN连接在一起，组成单位增益缓冲器结构。因此，可以将信号简化为输入信号VIN(VIN＝VP)，输出信号VOUT(VOUT＝VN)。根据输入信号VIN和输出信号VOUT的关系，我们将所提出电路分为以下工作状态。(1)当输入信号VIN等于输出信号VOUT(静态，VIN＝VOUT)时，第十五晶体管进入饱和区，第十六晶体管进入线性区，第十七晶体管进入线性区，第十八晶体管进入饱和区。具体的，此时流过第七晶体管M7到第十三晶体管M13的第一支路电流与流过第八晶体管M8到第十四晶体管M14的第二支路电流相等。由于第十五晶体管M15和第十六晶体管M16之间无其他支路电流，因此流过第十五晶体管M15的电流I15等于流过第十六晶体管M16的电流I16，即I15＝I16。当输入信号等于输出信号(静态，VIN＝VOUT)时，此时流过M8的电流等于流过M14的电流，由于若M15和M16都处于饱和区，则有I15<I16，这与I15＝I16的关系相矛盾；若M15处于线性区，M16处于饱和区，仍有I15<I16，同样与I15＝I16的关系相矛盾。因此只有当M15处于饱和区，而M16处于线性区才满足I15＝I16的条件。由于M16处于线性区，导致M16漏极电压降低，接近地电压VSS。同理，由于使得M17进入线性区，M18进入饱和区，导致M17的漏极电压升高，接近电源电压VDD。此时，自举级电路3和ClassB输出级电路4的状态如图4所示，其中字母H标注的线表示处于高电平线路，字母L标注的表示处于低电平线路(字母标注在对应线的左边或上方)。具体的，所述高电平线路包括所述第十七晶体管M17的漏极连接所述第十八晶体管M18的漏极且其第一公共端连接所述第二十一晶体管M21的栅极与所述第二十二晶体管M22的栅极连接形成的公共端，第二公共端分别连接第二十四开关晶体管M24的栅极及第二自举电容C2的第一端；所述第十九晶体管M19的漏极连接第二十晶体管M20的漏极且其公共端连接第二十五开关晶体管M25的栅极且其公共端连接第二十八开关晶体管M28的栅极；所述第二十三开关晶体管M23的源极连接第二十五开关晶体管M25的源极且其公共端连接第一自举电容C1的第一端；所述第二十六开关晶体管M26的漏极连接所述第二十七开关晶体管M27的漏极且其公共端连接第二十九晶体管M29的栅极；所述第二十七开关晶体管M27的源极连接所述电源电压VDD与所述第二十九晶体管连接形成的公共端。具体的，所述低电平线路包括所述第十五晶体管M15的漏极连接所述第十六晶体管M16的漏极且其第一公共端分别连接第二十三开关晶体管M23的栅极及第一自举电容C1的第二端，第二公共端连接所述第十九晶体管M19的栅极与所述第二十晶体管M20的栅极连接形成的公共端；所述第二十一晶体管M21的漏极连接第所述第二十二晶体管M22的漏极且其公共端连接第二十六开关晶体管M26的栅极且其公共端连接第二十七开关晶体管M27的栅极；所述第二十六开关晶体管M26的源极连接第二十四开关晶体管M24的源极且其公共端连接第二自举电容C2的第二端；所述第二十五开关晶体管M25的漏极连接第二十八开关晶体管M28的漏极且其公共端连接第三十晶体管M30的栅极。其中，第一自举电容C1及第二自举电容C2的第一端为上极板，第二端为下极板。从图4中可以看到，第二十三开关晶体管M23的栅极为低电平，因此第二十三开关晶体管M23导通，将第一自举电容C1的第一端充电到电源电压VDD，而第一自举电容C1的下级板与处于低电平的第十六晶体管M16的漏极相连，此时第一自举电容C1上第二端电压差约为电源电压VDD，第二十七开关晶体管M27的栅极处于低电平，因此第二十七开关晶体管M27导通，将第二十九晶体管M29的栅极拉到高电平电源电压VDD，使得第二十九晶体管M29截止；同理，第二自举电容C2上第二端中电压差约为电源电压VDD，第二十八开关晶体管M28导通，将第三十晶体管M30的栅极拉到低电平地电压VSS，使得第三十晶体管M30截止。综上所述，当输入信号等于输出信号时，第一自举电容C1和第二自举电容C2上第二端电压差均为电源电压VDD，ClassB输出级电路4中的第二十九晶体管M29和第三十晶体管M30均处于截止状态，因此输出级电路不存在静态电流，同时第十九晶体管M19到第二十八晶体管M28均不存在静态电流。(2)当输入信号大于输出信号(正向阶跃信号，VIN>VOUT)时，第十五晶体管M15进入饱和区，第十六晶体管M16进入线性区，第十七晶体管M17进入线性区，第十八晶体管M18进入饱和区。具体的，当输入信号大于输出信号(正向阶跃信号，VIN>VOUT)时，此时流过第八晶体管M8的电流小于流过第十四晶体管M14的电流，由于第十五晶体管M15和第十六晶体管M16之间无其他电流支路，流过第十五晶体管MM15的电流I15等于流过第十六晶体管M16的电流I16。由于若第十五晶体管M15和第十六晶体管M16都处于饱和区，则有I15<I16，这与I15＝I16的关系相矛盾，若第十五晶体管M15处于线性区，第十六晶体管M16处于饱和区，仍有I15<I16，同样与I15＝I16的关系相矛盾，因此只有第十五晶体管M15处于饱和区，而第十六晶体管M16处于线性区才满足I15＝I16的条件。由于第十六晶体管M16处于线性区，导致第十六晶体管M16漏极电压降低，接近地电压VSS。对于第十七晶体管M17和第十八晶体管M18，通过调整合适的和(此时仍然小于)，使得第十八晶体管M18进入线性区，而第十七晶体管M17进入饱和区，第十八晶体管M18的漏极拉低到接近地电压VSS。此时，自举级电路3和ClassB输出级电路4的状态如图5所示，其中字母H标注的线表示处于高电平的线路，字母L标注的线表示处于低电平的线路(字母标注在对应线的左边或上方)。具体的，所述高电平线路包括所述第十九晶体管M19的漏极连接第二十晶体管M20的漏极且其公共端连接第二十五开关晶体管M25的栅极且其公共端连接第二十八开关晶体管M28的栅极；所述第二十一晶体管M21的漏极连接第二十二晶体管M22的漏极且其公共端连接第二十六开关晶体管M26的栅极且其公共端连接第二十七开关晶体管M27的栅极；所述第二十五开关晶体管M25的源极连接所述第二十三开关晶体管M23的源极且其公共端连接第一自举电容C1的第一端；所述第二十七开关晶体管M27的源极连接所述电源电压VDD与所述第二十九晶体管M29连接形成的公共端。具体的，所述低电平线路包括所述第十五晶体管M15的漏极连接所述第十六晶体管M16的漏极且其第一公共端分别连接第二十三开关晶体管M23的栅极及第一自举电容C1的第二端，第二公共端连接所述第十九晶体管M19的栅极与所述第二十晶体管M20的栅极连接形成的公共端；所述第十七晶体管M17的漏极连接所述第十八晶体管M18的漏极且其第一公共端连接所述第二十一晶体管M21的栅极与所述第二十二晶体管M22的栅极连接形成的公共端，第二公共端分别连接第二十四开关晶体管M24的栅极及第二自举电容C2的第一端；所述第二十五开关晶体管M25的漏极连接第二十八开关晶体管M28的漏极且其公共端连接第三十晶体管M30的栅极；所述第二十六开关晶体管M26的源极连接第二十四开关晶体管M24的源极且其公共端连接第二自举电容C2的第二端、漏极连接所述第二十七开关晶体管M27的漏极且其公共端连接第二十九晶体管M29的栅极。其中，第一自举电容C1及第二自举电容C2的第一端为上极板，第二端为下极板。根据图5可知，第二十四开关晶体管M24的栅极变为低电平，因此第二十四开关晶体管M24截止，第二自举电容C2的下级板浮空，第一端由电源电压VDD变为地电压VSS，由于稳态时，第二自举电容C2上第二端电压差为电源电压VDD，因此第二自举电容C2下级板电位此时由VSS变为-VDD，第二十六开关晶体管M26栅极为高电平，第二十六开关晶体管M26被打开，将第二自举电容C2下级板负电源电压-VSS加载第二十九晶体管M29的栅极上，此时第二十九晶体管M29打开并对输出端进行充电，第二十九晶体管M29栅源电压为-2VDD。对于第二十三开关晶体管M23、第二十五开关晶体管M25、第二十八开关晶体管M28和第三十晶体管M30来说，其状态与稳定时状态相同，第三十晶体管M30截止，输出端不存在放电回路。(3)当输入信号小于输出信号(负向阶跃信号，VIN<VOUT)时，第十五晶体管M15进入线性区，第十六晶体管M16进入饱和区，第十七晶体管M17进入线性区，第十八晶体管M18进入饱和区。具体的，此时流过第八晶体管M8的电流大于流过第十四晶体管M14的电流，由于第十五晶体管M15和第十六晶体管M16之间无其他电流支路，流过第十五晶体管M15的电流I15等于流过第十六晶体管M16的电流I16。通过调整合适的和(此时仍然小于)，第十五晶体管M15由饱和区进入线性区，第十六晶体管M16由线性区进入饱和区，第十六晶体管M16的漏极被拉高到接近电源电压VDD的电位，而第十七晶体管M17和第十八晶体管M18的状态保持与静态时相同，即第十七晶体管M17处于线性区，第十八晶体管M18处于饱和区，第十八晶体管M18的漏极被拉高到接近电源电压VDD的电位。此时，自举级电路3和ClassB输出级电路4的状态如图6所示，其中字母H标注的线表示处于高电平的线路，字母L标注的线表示处于低电平的线路(字母标注在对应线的左边或上方)。具体的，所述高电平线路包括所述第十五晶体管M15的漏极连接所述第十六晶体管M16的漏极且其第一公共端分别连接第二十三开关晶体管M23的栅极及第一自举电容C1的第二端，第二公共端连接所述第十九晶体管M19的栅极与所述第二十晶体管M20的栅极连接形成的公共端；所述第十七晶体管M17的漏极连接所述第十八晶体管M18的漏极且其第一公共端连接所述第二十一晶体管M21的栅极与所述第二十二晶体管M22的栅极连接形成的公共端，第二公共端分别连接第二十四开关晶体管M24的栅极及第二自举电容C2的第一端；所述第二十五开关晶体管M25的源极连接所述第二十三开关晶体管M23的源极且其公共端连接第一自举电容C1的第一端、漏极连接第二十八开关晶体管M28的漏极且其公共端连接第三十晶体管M30的栅极；所述第二十六开关晶体管M26的漏极连接所述第二十七开关晶体管M27的漏极且其公共端连接第二十九晶体管M29的栅极；所述第二十七开关晶体管M27的源极连接电源电压VDD与第二十九晶体管的源极连接形成的公共端。具体的，所述低电平线路包括所述第十九晶体管M19的漏极连接第二十晶体管M20的漏极且其公共端连接第二十五开关晶体管M25的栅极且其公共端连接第二十八开关晶体管M28的栅极；所述第二十一晶体管M21的源极连接第二十二晶体管M22的源极且其公共端连接第二十六开关晶体管M26的栅极且其公共端连接第二十七开关晶体管M27的栅极；所述第二十四开关晶体管M24的源极连接第所述第二十六开关晶体管M26的源极且其公共端连接第二自举电容C2的第二端。其中，第一自举电容C1及第二自举电容C2的第一端为上极板，第二端为下极板。根据图6可知，第二十三开关晶体管M23的栅极变为高电平，因此第二十三开关晶体管M23截止，第一自举电容C1上级板浮空，第二端由VSS变为VDD，由于稳态时，第一自举电容C1上第二端电压差为VDD，因此第二自举电容C2上级板电位此时由VDD变为2VDD，第二十五开关晶体管M25栅极为低电平，第二十五开关晶体管M25被打开，将第一自举电容C1下级板电压2VDD加载第三十晶体管M30的栅极上，此时第三十晶体管M30打开并对输出端进行放电，M30栅源电压为2VDD。对于第二十四开关晶体管M24、第二十六开关晶体管M26、第二十七开关晶体管M27和第二十晶体管M20来说，其状态与稳定时状态相同，第二十九晶体管M29截止，输出端不存在充电回路。综上所述，本发明通过提高输出级晶体管的最大栅源电压，从而可以用宽长比较小的输出级晶体管来实现大的驱动电流。与现有技术相比，本发明具有静态电流小的优点，同时由于充放电时输出管的栅源电压接近两倍的电源电压，因此本发明可以在输出管尺寸相同的条件下提供更大的充放电电流，可以驱动更大的负载电容。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属
技术领域：
中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。当前第1页1 2 3