自适应输入/输出缓冲器及其使用方法
【专利说明】自适应输入/输出缓冲器及其使用方法
[0001] 本申请是国际申请日为2004年10月14日、中国国家阶段申请号为 200480037752.X、题为"自适应输入/输出缓冲器及其使用方法"的发明专利申请的分案申 请，同时本申请基于2012年8月28日提交的、申请号为201210310608. 5、题为"自适应输 入/输出缓冲器及其使用方法"的该母案申请的另一分案申请。
[0002]发巧背景
[0003] 随着数字系统中使用的频率的增加，满足定时约束变得更加困难或者甚至是不可 能的。
[0004] 例如，公共时钟总线协议被用来在存储器器件和存储器控制器间传递数据、地 址和控制信号。该些信号相对于存储器器件和存储器控制器两者公共的时钟而被采 样。随着公共时钟的周期减少到与总线上的建立（set-up)和维持化old)时间要求相 同的量级（order),在信号定时（timing)中设及的印刷电路板和不同半导体的制造公差 (tolerance)可能没有严格到足W保证所有具有类似配置的系统可W满足定时要求。
[0005] 此外，在例如个人计算机（PC)的"开放式"系统中，很多不同的系统配置是可能 的，该系统具有来自不同来源的印刷电路板和不同类型和数量的存储器设备。每种该样的 配置可W具有不同的定时特性并且该些整体的特性可能超出存储器控制器的定时公差。
[0006] 因此，具有特定配置的系统可能不能运转，而其他的系统可能具有边缘操作并且 可能在某些环境条件下不能运转。
[0007] 附图简要说巧
[000引在附图的视图中，本发明的实施例W实施例的形式，而非限制性的形式来示出，其 中：
[0009] 图1是其上安装了器件和控制器的印刷电路板的方框图；
[0010] 图2和图3是帮助理解本发明的一些实施例的示例性的时序图；
[0011] 图4图示设置和调整定时参数的方法的流程图；
[0012] 图5图示产生查找表的示例性方法的流程图；
[0013] 图6图示确定要编程到驱动阻抗（化ivingimpedance)控制寄存器和输出延迟 (delay)控制寄存器的数值（digitalvalue)的示例性方法的流程图；
[0014] 图7图示要编程到输出延迟控制寄存器和输入延迟控制寄存器的数值的示例性 校准（calibration)序列的流程图；
[0015] 图8图示要编程到输出延迟控制寄存器和输入延迟控制寄存器的数值的示例性 的校准算法的流程图；
[0016] 图9是包括印刷电路板的装置的方框图，该印刷电路板具有安装在其之上的存储 器控制器；
[0017] 图10A-10D图示要编程到图9的存储器控制器的延迟控制寄存器的数值的示例性 校准序列的流程图；W及
[0018] 图11是根据本发明的一些实施例的示例性可编程延迟单元的简化示意图。
[0019] 应该可W意识到，为了描述的简单和清晰，图中所示的要素不一定按照比例来绘 审Ij。例如，为了清晰起见，一些要素的尺寸可能相对于其他要素被放大了。此外，在被认为 适当的地方，在图中重复了标号，用来指示对应的或类似的要素。
[0020] 发巧详细说巧
[0021] 在W下详细描述中，阐述了大量具体的细节W提供对本发明的实施例的透彻理 解。然而，本领域普通技术人员将会理解，可在无需该些具体的细节的情况下实现本发明的 实施例。此外，没有详细描述公知的方法、过程、组件和电路，W免模糊本发明。
[0022] W下详细描述的一些部分是根据算法和对计算机存储器中的数据位或二进制数 字信号的操作的符号表示来介绍的。该些算法描述和表示可W是数据处理领域内的技术人 员使用的技术，W将他们工作的内容传达给本领域的其他技术人员。
[002引本发明的一些实施例设及设置和/或动态调整控制器的物理组件（component)的 参数，该设置和/或动态调整操作基于电气禪合到控制器的一个或更多个器件（device)的 属性，并且基于将一个或更多个器件电气禪合到控制器的介质的属性。其参数正被设置和 /或被调整的物理组件可W包括那些使得由控制器发送的电信号能够被一个或更多个器件 准确接收的组件，W及那些使得由一个或更多个器件发送的电信号能够被控制器准确接收 的组件。
[0024] 如图1所示，根据本发明的一些实施例，印刷电路板（PCB)2可W包括控制器4、一 个或更多个器件6、导体8和导体10。可选地，PCB2可W包括图形巧片5。控制器4的示 例的非穷尽列表包括中央处理单元（CPU)和存储器控制器。例如，控制器4可W具有驱动控 制信号执行读和写命令的能力，并且导体8和导体10可W是那些控制信号的总线的部分。 器件6的示例的非穷尽列表可W包括存储器器件和协处理器。W下描述针对单个器件6,但 本发明的范围不限于此。
[0025] 当器件6装配到PCB2上时，导体8和导体10可W包括印刷电路板上的迹线 (trace)。当器件6装配到可移除模块上时，导体8和导体10可W包括例如印刷电路板上 的迹线、可移除模块的迹线和禪合该些迹线的导电连接器。
[0026] 本发明的实施例的W下描述参考时钟的上升沿。然而，在本发明的其他实施例中 可W改为参考时钟的下降沿。
[oow] 输m信号的参撒
[0028]W下描述阐述了控制器的物理组件W及如何设置和/或动态调整该些物理组件 的参数，W使得由控制器发送的电信号能够被电气禪合到控制器的一个或更多个器件准确 地接收。该些参数的设置和/或调整可W基于电气禪合到控制器的一个或更多个器件的属 性W及基于将一个或更多个器件电气禪合到控制器的介质的属性。
[0029] 控制器4可W包括由可选的输出延迟控制寄存器14和驱动阻抗控制寄存器16控 制的输出通道12,该控制器4是集成电路或集成电路的一部分。输出通道12可W从数字子 系统（未示出）接收信号18,其稳定的逻辑电平在时钟20的每个周期内改变不超过一次， 并且可W在导体8上产生反映信号18的逻辑电平改变的输出信号。
[0030] 器件6可W包括可W接收时钟24和导体8上的信号作为输入的输入通道22。输 入通道22可W在时钟24的上升沿对导体8上的信号的逻辑电平进行采样并且可W将采样 的逻辑电平输出到信号25上。输出通道12、输出延迟控制寄存器14和驱动阻抗控制寄存 器16的一个目的可W是确保信号18的逻辑电平的改变由信号25的逻辑电平的改变准确 地反映。事实上，该将信号18转换为信号25。
[0031] 由控制器4和器件6所形成的系统是公共时钟系统。
[003引在图2的示例性时序图中，时钟20W周期TpEKi。。纳秒（在上升沿（例如上升沿 102、104和106)之间测得）振荡。在本实施例中，信号18的逻辑电平在时钟20的每个上 升沿的Tew纳秒后改变。在图2的示例性时序图中，时间延迟Tew是恒定的，但本发明的范 围不限于此。
[0033] 输出通道（channel)可W包括可选的可编程延迟单元（delaycell) 26和可编程 输出缓冲器28。
[0034] 可编程延迟单元26可W连续地采样信号18的逻辑电平，并且可W在信号30上连 续地输出与信号18上采样得到的逻辑电平基本上相等的逻辑电平。当信号18的逻辑电平 发生改变时，信号30的逻辑电平可W相应地在时间延迟TpDi后改变。正如W下更详细解释 的，时间延迟TpDi在一时间范围内可W是可编程的，并且可W根据存入输出延迟控制寄存器 14的数值来设置。
[00巧]可编程缓冲器28可W接收信号30作为输入并且可W在导体8上产生输出信号， 该输出信号可W反映信号30的逻辑电平的改变。在导体8上可W使用电压电平表示逻辑电 平。例如高电压电平可W表示一个逻辑电平，而低电压电平可W表示另一个逻辑电平。因 此，可编程输出缓冲器28可W在导体8上产生电压电平来反映信号30的逻辑电平的改变。
[0036] 虽然本发明的范围不限于此，可编程输出缓冲器28可W借助于将低电压源（例如 地）通过可编程输出缓冲器28内部的反向驱动阻抗（sink化ivingimpedance)禪合到导 体8而在导体8上产生低电压电平。类似地，可编程输出缓冲器28可W借助于将高电压源 通过可编程输出缓冲器28内部的源驱动阻抗（source化ivingimpedance)禪合到导体8 而在导体8上产生高电压电平。
[0037] 驱动阻抗控制寄存器16可W被禪合到可编程输出缓冲器28,并且存储在驱动阻 抗控制寄存器16中的数值可W控制可编程输出缓冲器28的源驱动阻抗和反向驱动阻抗。 (可替换地，驱动阻抗控制寄存器16可W用两个寄存器来代替，一个用于存储可W控制可 编程输出缓冲器28的源驱动阻抗的数值，另一个用于存储可W控制可编程输出缓冲器28 的反向驱动阻抗的数值。）
[003引因为从低到高的过渡时间Tpui(从高到低的过渡时间TpHu)可能受到可编程输出 缓冲器28的源驱动阻抗（反向驱动阻抗）的影响，其中在过渡时间期间导体8上的信号的 电压可能不能适当地表示任何逻辑电平，所W驱动阻抗控制寄存器16可W控制导体8上的 信号的从低到高的过渡时间Tpui和从高到低的过渡时间TPHU。此外，从低到高的过渡时间 Tpm和从高到低的过渡时间TpHu可能受到导体8的物理布局拓扑（layouttopology)、导 体8上的总的电容性负载、导体8的阻抗W及输入通道22的输入阻抗的影响。
[0039] 在图2中示出了时钟24的示例性时序图，虽然本发明不局限于该实施例。在本实 施例中，时钟24可与时钟20相同的频率振荡，具有TpcKi。。纳秒的周期（在上升沿之间 测得），并且时钟24的上升沿距时钟20的上升沿可W具有了51"纳秒的恒定时间偏移。
[0040] 当输出通道12在时钟20的上升沿后在导体8上产生逻辑电平，输入通道22应该 在时钟24的上升沿采样该逻辑电平，该时钟24的上升沿距时钟20随后的上升沿偏移了 Tskw纳秒。
[0041] 例如，当输出通道12在时钟20的上升沿102 (104)后在导体8上产生高逻辑电平 (低逻辑电平）时，输入通道22应该在时钟24的上升沿114(116)采样该逻辑电平。
[0042] 为了使输入通道22能够准确地采样导体8上的信号的逻辑电平，导体8上的信号 的电压可能必须至少在时钟24的上升沿前的"建立时间"Tsui上稳定于相应的电压电平，并 且可能必须至少在时钟24的上升沿后的"维持时间"Thi上保持稳定于该电压电平。
[0043] 换句话说，为了使输入通道22准确地采样导体8上的信号的高（低）逻辑电平， 必须满足W下条件：
[0044] (a)导体8上的信号的高（低）电压必须在一时间段（timeperiod)上是稳定的， 该时间段至少等于建立时间和维持时间的和；
[0045] 化）导体8上的信号的高（低）电压必须至少在时钟24的上升沿后的Thi上是稳 定的；W及
[004引 （C)导体8上的信号的高（低）电压必须至少在时钟24的上升沿前的Tsui上是稳 定的。针对高电压和低电压，条件（a)可W用W下关系式来表示：
[0047] 1.TpERioD-TPLH1>Tsui+Thi;
[004引 1 .TpEKioD-