6和/ 或存储器器件907的存储器数据输出（MD0UT)信号。存储器控制器904可W包括单个驱动 阻抗控制寄存器和可选的单个输出延迟控制寄存器，用于控制在导体920上输出MD0UT信 号存储器控制器904的输出通道。类似地，存储器控制器904可W包括单个输入延迟控制 寄存器，用于控制接收导体920上的MDIN信号的存储器控制器904的输入通道。
[0162] 导体922的另一组可W将地址信号从存储器控制器904载送到存储器器件906和 /或存储器器件907。存储器控制器904可W包括单个驱动阻抗控制寄存器和可选的单个 输出延迟控制寄存器，用于控制在导体922上输出地址信号的存储器控制器904的输出通 道。
[0163] 单个导体924可W将时钟信号从存储器控制器904载送到存储器器件906和/或 存储器器件907 (类似于图1的时钟20和时钟24)。存储器控制器904可W包括单个驱动 阻抗控制寄存器和可选的单个输出延迟控制寄存器，用于控制在导体924上输出时钟信号 的存储器控制器904的输出通道。
[0164] 导体926(927)的另一组可W将"巧片选择"信号从存储器控制器904载送到存储 器器件906 (907)。巧片选择信号用于向特定存储器器件通知在其他导体上发送的信号，也 即地址信号和MDIN信号，是针对该存储器器件的。存储器控制器904可W包括单个驱动阻 抗控制寄存器和可选的单个输出延迟控制寄存器，用于控制将导体926上的巧片选择信号 输出的存储器控制器904的输出通道，并且可W包括另一个单个驱动阻抗控制寄存器和另 一个可选的单个输出延迟控制寄存器，用于控制在导体927上输出巧片选择信号的存储器 控制器904的输出通道。 巧] 示例忡的巧准序列
[0166] 图10A-10D是根据本发明的一些实施例，要被编程到存储器控制器904的延迟控 制寄存器的数值的示例性校准序列的流程图描述。图10A-10D的示例性校准序列所影响的 控制寄存器有：
[0167] a)"数据输出延迟控制寄存器"一用于在导体920上输出MD0UT信号的存储器控 制器904的输出通道的输出延迟控制寄存器（在图10A中示出数据输出延迟控制寄存器的 校准过程）；
[0168] b)"数据输入延迟控制寄存器"一用于接收导体920上的MDIN信号的存储器控制 器904的输入通道的输入延迟控制寄存器（在图10B中示出数据输入延迟控制寄存器的校 准过程）；
[0169]C)"地址延迟控制寄存器"一用于在导体922上输出地址信号的存储器控制器904 的输出通道的输出延迟控制寄存器（在图10C中示出地址延迟控制寄存器的校准过程）；
[0170] d)"第一巧片选择控制寄存器"一用于在导体926上将巧片选择信号输出到存储 器器件906的存储器控制器904的输出通道的输出延迟控制寄存器（在图10D中示出第一 巧片选择控制寄存器的校准过程）；W及
[0171] e)"第二巧片选择控制寄存器"一用于在导体927上将巧片选择信号输出到存储 器器件907的存储器控制器904的输出通道的输出延迟控制寄存器（在图10D中示出第二 巧片选择控制寄存器的校准过程）。
[017引在产品BIOS的产生期间，当图10A-10D的序列被调用时，寄存器已经被处理器903 使用来自BIOS器件952中的查找表的值编程，该值已经由处理器903根据存储在存储器 (例如邸PROM、闪存存储器等）中的配置信息936选出。例如，当存储器库916和/或存储 器库917是DIMM存储器时，用于读取配制信息936和937的协议可W是串行存在检测（SPD) 协议。
[0173] 类似地，在上电校准或反复校准（re州rringcalibration)期间，当图lOA-lOD的 序列被调用W补偿改变（如图6所示）时，已经用根据配制信息936和937选自BIOS器件 952中的查找表的值或由之前对10A-10D的校准序列的调用所确定的值编程了寄存器。
[0174] 可W对"数据输出延迟控制寄存器"的值执行校准算法，其中存储器控制器904的 延迟控制寄存器可W被编程到默认值（1000)，并且存储器数据输出信号（MD0UT)被发送到 存储器器件906 (1002)。W上结合图8描述了示例性的校准算法。正如上面结合图8所解 释的，校准算法可W为"数据输出延迟控制器寄存器"确定一个或更多个值，其中在该值上 存储器器件906的输入通道准确地采样导体920上的MD0UT信号的逻辑电平。
[0175] 存储器控制器904的延迟控制寄存器可W被编程到默认值（1004)。可W为"数据 输出延迟控制寄存器"的值重复校准算法，其中，该一次存储器数据输出（MD0UT)信号被发 送到存储器器件907 (1006)。该一次，校准算法可W为"数据输出延迟控制器寄存器"确定 一个或更多个值，其中在该值上存储器器件907的输入通道准确地采样导体920上的MD0UT 信号的逻辑电平。
[0176] 如果在1002和1006中由校准算法确定的值中的一些定义了通过算法测试的值 的重叠区域，那么"数据输出延迟控制寄存器"的校准值可W被选为该些重叠值的中间值 (1008)〇
[0177] 随后可W用校准值编程"数据输出延迟控制寄存器"，并且可W用默认值编程其他 的延迟控制寄存器（1010)。
[017引可W对"数据输入延迟控制寄存器"的值执行校准算法，其中从存储器器件906接 收存储器数据输入信号（MDIN) (1012)。校准算法可W为"数据输入延迟控制寄存器"确定 一个或更多个值，其中在该值上存储器控制器904的输入通道准确地采样导体920上的来 自存储器器件906的MDIN信号的逻辑电平。
[0179] 随后可W用校准值编程"数据输出延迟控制寄存器"，并且可W用默认值编程其他 的延迟控制寄存器（1014)。可W为"数据输入延迟控制寄存器"的值重复校准算法，其中， 该一次存储器数据输入（MDIN)信号接收自存储器器件907(1016)。该一次，校准算法可W 为"数据输入延迟控制器寄存器"确定一个或更多个值，其中在该值上存储器器件904的输 入通道准确地采样导体920上的来自存储器器件907的MDIN信号的逻辑电平。
[0180] 如果在1012和1016中由校准算法确定的值中的一些定义了通过了算法测试的 值的重叠区域，那么"数据输入延迟控制寄存器"的校准值可W被选为该些重叠值的中间值 (1018)〇
[0181] 随后可W用校准值编程"数据输出延迟控制寄存器"和"数据输入延迟控制寄存 器"，并且可W用默认值编程其他的延迟控制寄存器（1020)。
[0182] 可W对"地址延迟控制寄存器"的值执行校准算法（1022)。校准算法可W为"地 址延迟控制寄存器"确定一个或更多个值，其中在该值上存储器器件906的输入通道准确地 采样导体922上的地址信号的逻辑电平。
[0183] 随后可W用校准值编程"数据输出延迟控制寄存器"和"数据输入延迟控制寄存 器"，并且可W用默认值编程其他的延迟控制寄存器（1024)
[0184] 可W对"地址延迟控制寄存器"的值重复校准算法，其中该一次地址信号接收自存 储器器件907 (1026)。该一次，校准算法可W为"地址延迟控制器寄存器"确定一个或更多 个值，其中在该值上存储器器件907的输入通道准确地采样导体922上的地址信号的逻辑 电平。
[0185] 如果在1022和1026中由校准算法确定的值的一些定义了通过算法测试的值的重 叠区域，那么"地址延迟控制寄存器"的校准值可W被选为该些重叠值的中间值（1028)。
[0186] 随后可W用校准值编程"数据输出延迟控制寄存器"、"数据输入延迟控制寄存器" 和"地址延迟控制寄存器"，并且可W用默认值编程其他的延迟控制寄存器（1030)。
[0187] 可W对"第一巧片选择延迟控制寄存器"的值执行校准算法（1032)。校准算法可 W为"第一巧片选择延迟控制寄存器"确定一个或更多个值，其中在该值上存储器器件906 的输入通道准确地采样导体926上的巧片选择信号的逻辑电平。"第一巧片选择延迟控制 寄存器"的校准值可W被选为该些值的中间值（1034)。
[0188] 随后可W用校准值编程"数据输出延迟控制寄存器"、"数据输入延迟控制寄存 器"、"地址延迟控制寄存器"和"第一巧片选择延迟控制寄存器"，并且可W用默认值编程其 他的延迟控制寄存器（1036)。
[0189] 可W对"第二巧片选择延迟控制寄存器"的值执行校准算法（1038)。校准算法可 W为"第二巧片选择延迟控制寄存器"确定一个或更多个值，其中在该值上存储器器件907 的输入通道准确地采样导体927上的巧片选择信号的逻辑电平。"第二巧片选择延迟控制 寄存器"的校准值可W被选为该些值的中间值，并且"第二巧片选择延迟控制寄存器"可W 被编程到校准值（1040)。
[0190] 如果在校准算法的执行期间测试失败，可W报告该失败（1042)。
[0191] 用于示例忡巧准算法的延巧估巧黄舍橫式
[019引在一个实施例中，为图9的装置从图10A-10D的校准序列中调用图8的校准算法。 在本实施例中，时钟924的频率是133兆赫，然而在其他实施例中，该频率可W具有其他值， 例如100兆赫、166兆赫、200兆赫、266兆赫等。对于时钟频率是133兆赫的情况，时钟924 W周期TpEKmD= 7. 519纳秒振荡。当存储器库916和存储器库917是DIMM存储器时，紧随 时钟924的上升沿的由存储器库916或存储器库917发送的导体920上的MDIN信号最终 保持稳定的时间（max(Tm2+Tpui2, Tm2+TpHL2))可W是例如大约1. 8纳秒到大约4. 2纳秒，也就 是大约2. 4纳秒的区间。max(Tea2+Tpuj2,Tea2+TpHL2)的精确值可^例如取决于存储器器件906 和存储器器件907的数量和类型。
[019引在本实施例中，由接收导体920上的MDIN信号（由图8的校准算法的点818上的 "数据输入延迟控制寄存器"控制）的存储器控制器904的输入通道的可编程延迟单元引入 的延迟TpD2可W具有W下值：
[0194]
[0195]
[019引其中2000皮秒的延迟TpD2大致对应于延迟TPD2的期望区间的中点。
[0197] 此外，在本实施例中，导体920包括64个导体，其中每个导体表示1位。导体920 的64位被分成8个字节，每个字节包括从0到7编号的八位。导体920的拓扑可W是该样 的；属于不同字节的导体间的噪声禪合和干扰足够小。因此可W针对建立时间违例和维持 时间违例分别测试每个字节。
[019引此外，导体920的拓扑可W是该样的；对于每个字节，编号为3的位对于与该字节 其他位禪合带来的干扰和噪声最敏感。
[0199] 因此，对于组成导体920的字节的一组导体来说，W下黄金模式可W被用于执行 建立时间违例和维持时间违例的压力测试：
[0200]
[0201] 在建立时间违例的示例性的压力测试中，存储器控制器904将字节发送到存储器 器件906或907,其中字节的位7、6、5、4、2、1和0具有相同的逻辑值，该逻辑值在接续的四 个时钟（时钟1-4)中的每一个时钟上发生改变，并且字节的位3在接续的四个时钟中的每 一个时钟上具有相反的逻辑值。