专利名称：源极跟随器输入缓冲器的制作方法
技术领域：
本发明大体上涉及缓冲器，且更特定来说，涉及具有经降低的输入电容负载的源极跟随器缓冲器。
背景技术：
参考图式的图1，参考数字100大体上指示用于模/数转换器(ADC)的常规输入电路。电路100大体上在第12/199，804号共同待决的专利申请案中描述，所述申请案出于所有的目特此以引用的方式并入。如图示，电路100通常包括发射媒体(由电感器LI表示)、
缓冲器102及取样保持(S/H)电路104。缓冲器102通常包括NMOS晶体管Ql (其耦合到电感器LI)、级联NMOS晶体管Q2和Q3 (其在它们各自的栅极处接收偏置电压NCAS及NBIAS)、及电容器Cl。S/H电路102通常(为便于说明起见)表示为电阻器RS、取样开关SS、及取样电容器CS。就许多常规的缓冲器来说，驱动晶体管Ql (其通常是源极跟随器)的“片外”驱动器可驱动(减轻)连续时间负载，但不能驱动开关负载(其在使用S/H电路104的情况下存在)。在此配置中，电容器Cl (其通常与电容器CS的尺寸相同)为负载提供信号电流(经由晶体管Q2)，而源极跟随器(晶体管Ql)能够大体上为开关负载(S/H电路104)定义电压。期望电容器Cl在负载“片外”驱动器时保持为小的。这将意味着晶体管Ql还将提供一部分的信号电流。具有此额外小电容器Cl约束的这种配置可不仅就其不能驱动开关负载成问题，而且当用于交错的ADC中时还可明显且不利地影响交错的ADC的无杂散动态范围(SFDR)，所述交错的ADC使用许多缓冲器以驱动多个S/H电路。因此，需要具有经改进的性能的电路。一些其它常规电路在第4，634，993号美国专利；第5，764，175号美国专利；第5，872，469号美国专利；第6，255,865号美国专利；第7，385，427号美国专利；第20090206885号预批准公开案；及第W007/093475号PCT公开案中描述。
发明内容
因此，本发明的实例实施例提供一种设备。所述设备包括偏置电路，所述偏置电路具有具有第一电容的第一电容器，其接收输入信号的第一部分；及一对级联晶体管，其中所述第一电容器是耦合到在所述级联晶体管之间的节点，且其中所述级联对的第一级联晶体管接收第一偏置电压，且其中所述级联晶体管对的第二级联晶体管接收第二偏置电压；具有第二电容的开关电容器电路；及源极跟随器缓冲器，其耦合到所述偏置电路及所述开关电容器电路，其中所述源极跟随器接收所述第二偏置电压及接收所述输入信号的第二部分，且其中所述源极跟随器包含具有第三电容的第二电容器，且其中第一电容与经组合的第二及第三电容的比率至少为一。根据本发明的实例实施例，所述源极跟随器缓冲器进一步包括多个源极跟随器缓冲器，所述多个源极跟随器缓冲器各自耦合到所述偏置电路且各自接收所述输入信号的第二部分。根据本发明的实例实施例，所述第一级联晶体管进一步包括第一 NMOS晶体管，所述第一 NMOS晶体管在其栅极处接收第一偏置电压，且其中所述第二级联晶体管是第二NMOS晶体管，所述第二 NMOS晶体管在其漏极处耦合到所述第一 NMOS晶体管的源极且在其栅极处耦合到所述第一 NMOS晶体管的漏极，且其中所述第一电容器耦合到所述第二 NMOS晶体管的漏极。根据本发明的实例实施例，所述偏置电路进一步包括电流源，所述电流源耦合到所述第一 NMOS晶体管的漏极。根据本发明的实例实施例，所述源极跟随器缓冲器进一步包括第三NMOS晶体管，所述第三NMOS晶体管在其栅极处接收所述输入信号的第二部分且在其源极处耦合到所述第二电容器；及第四NMOS晶体管，所述第四NMOS晶体管在其栅极处耦合到所述第二NMOS晶体管的栅极且在其漏极处耦合到所述第三NMOS晶体管的源极。 根据本发明的实例实施例，所述第三NMOS晶体管的主体耦合到所述第二电容器。根据本发明的实例实施例，所述比率是10 I。根据本发明的实例实施例，所述开关电容器电路是取样保持(S/H)电路。根据本发明的实例实施例，提供一种设备。所述设备包括偏置电路，所述偏置电路具有具有第一电容的第一电容器，其接收输入信号的第一部分；及一对级联晶体管，其中所述第一电容器是耦合到在所述级联晶体管之间的节点，且其中所述级联对的第一级联晶体管接收第一偏置电压，且其中所述级联晶体管对的第二级联晶体管接收第二偏置电压；源极跟随器缓冲器，其耦合到偏置电路以便接收所述第二偏置电压且接收输入信号的第二部分，其中所述源极跟随器包含具有第二电容的第二电容器；S/H电路，其耦合到具有第三电容的源极跟随器缓冲器，其中第一电容与经组合的第二及第三电容的比率至少为一；模/数转换器(ADC)管线，其耦合到所述S/H电路；及时钟电路，其耦合到所述S/H电路及所述ADC管线。根据本发明的实例实施例，所述源极跟随器缓冲器进一步包括多个源极跟随器缓冲器，所述多个源极跟随器缓冲器各自耦合到所述偏置电路且各自接收所述输入信号的第二部分，且其中所述S/H电路进一步包括多个S/H电路，所述多个S/H电路各自耦合到所述源极跟随器缓冲器中的至少一者，且其中所述ADC管线进一步包括多个ADC管线，所述多个ADC管线各自耦合到S/H电路中的至少一者。根据本发明的实例实施例，所述设备进一步包括多路复用器，所述多路复用器耦合到每一 ADC管线。根据本发明的实例实施例，提供一种设备。所述设备包括偏置电路，所述偏置电路具有电流源；第一 NMOS晶体管，所述第一 NMOS晶体管在其漏极处耦合到所述电流源且在其栅极处接收偏置电压；第二NMOS晶体管，所述第二NMOS晶体管在其漏极处耦合到所述第一 NMOS晶体管的源极且在其栅极处耦合到所述第一 NMOS晶体管的漏极；及具有第一电容的第一电容器，其接收输入信号的第一部分且耦合到所述第二 NMOS晶体管的漏极；多个源极跟随器缓冲器，其中每一源极跟随器缓冲器包含第三NMOS晶体管，所述第三NMOS晶体管在其栅极处接收输入信号的第二部分；第四NMOS晶体管，所述第四NMOS晶体管在其漏极处耦合到第三NMOS晶体管的源极且在其栅极处耦合到所述第二 NMOS晶体管的栅极；及具有第二电容的第二电容器，其耦合到所述第三NMOS晶体管的源极；多个S/H电路，其中每一S/H电路在其第三NMOS晶体管的源极处耦合到所述源极跟随器缓冲器中的至少一者，且其中每一 S/H电路具有第三电容，且其中对于每一 S/H电路及其对应的跟随器缓冲器，所述第一电容与经组合的第二及第三电容的比率至少为一；多个ADC管线，其中每一ADC管线耦合到所述S/H电路中的至少一者；多路复用器，其耦合到每一 ADC管线；及时钟电路，其耦合到每一 S/H电路及每一 ADC管线。根据本发明的实例实施例，第三NMOS晶体管的主体耦合到第二电容器。
参考附图描述实例实施例，其中图I是用于ADC的常规输入电路的电路图；
图2是根据本发明的实例实施例的交错的ADC的框图；及图3是图2的ADC的一部分的电路图。
具体实施例方式图2说明根据本发明的实例实施例的交错的模/数转换器(ADC)200。在操作中，模拟输入信号AIN提供到缓冲器202-1到202-n (其中每一缓冲器是耦合到偏置电路212)。来自每一缓冲器202-1到202-n的输出耦合到对应的取样保持(S/H)电路204-1到204_n，使得输入信号AIN可被取样且提供给对应的ADC管线206-1到206_n用于转换。耦合到S/H电路204-1到204-n及ADC管线206-1到206_n的时钟电路210提供定时信号以对输入信号AIN取样且将其转换为数字信号。来自ADC管线206-1到206_n的交错的数字输出信号接着由多路复用器(或多路复用器(mux))208多路复用以产生数字输出信号D0UT。图3提供偏置电路212、缓冲器202-1和202-2及S/H电路204-1和204-2的更详细的视图。为简便起见，展示用于两个ADC管线的输入电路。另外，为简便起见，S/H电路204-1和204-2是由电阻器Rl和R2、取样开关SSl和SS2及取样电容器CSl和CS2所表示。偏置电路212通常包括电容器CIN、NM0S晶体管Q8和Q9及电流源302。缓冲器202-1通常包括NMOS晶体管Q4和Q5及电容器CBl，而缓冲器202-2通常包括NMOS晶体管Q6和Q7及电容器CB2。在操作中，输入信号AIN的多个部分(INP及1_提供到偏置电路212及缓冲器202-1和202-2，使得输入信号AIN可由S/H电路204-1和204-2取样。电流源302将电流提供到NMOS晶体管(其在其栅极处接收偏置电压NCAS)的漏极，且将偏置电压NBIASP提供到NMOS晶体管Q9的栅极。通过电容器CIN将I匪部分提供到在级联NMOS晶体管Q8与Q9之间的节点。这使信号电流能够从接地流动通过晶体管Q9及电容器CIN。此信号电流由NMOS晶体管Q5和Q7中的每一者成镜像，使得其可提供到电容器CBl和CB2。另外，INP部分提供到NMOS晶体管Q4和Q6的栅极(其中每一晶体管作为源极跟随器操作)且通常不提供信号电流。因此，此输入电路能够为S/H电路204-1和204-2供应具有经改进线性的电压及电流。电容器CIN、CB1、CB2、CS1及CS2的电容通常也要进行按比例调整。通常，电容器CBl和CSl及电容器CB2和CS2中的每一者的组合电容至少与电容器CIN(其作为补偿电容器操作)的电容相同或小于电容器CIN的电容。举例来说，电容器CBl和CSl的组合电容与电容器CIN的电容的比率可为I : 10。同样应注意的是，电容器CIN耦合到非常低的阻抗节点(其具有小的非线性电压)以至于大体上消除在其它常规电路上的非线性源。另夕卜，减少了通过输入的信号电流，这同样协助降低可能成为高速的限制因素的电磁干扰。特此意欲涵盖具有在实例实施例的背景中描述的特征或步骤中的一者或一者以上的不同组合的实施例，所述实例实施例具有全部或仅一些此类特征或步骤。所属领域的 技术人员将了解到，在所主张的发明的范围内许多其它实施例及变化也是可能的。
权利要求
1.一种设备，其包括 偏置电路，其具有 具有第一电容的第一电容器，其接收输入信号的第一部分；及一对级联晶体管，其中所述第一电容器耦合到在所述级联晶体管之间的节点，且其中所述级联对的第一级联晶体管接收第一偏置电压，且其中所述级联晶体管对的第二级联晶体管接收第二偏置电压； 具有第二电容的开关电容器电路；及 源极跟随器缓冲器，其耦合到所述偏置电路及所述开关电容器电路，其中所述源极跟随器接收所述第二偏置电压及接收所述输入信号的第二部分，且其中所述源极跟随器包含具有第三电容的第二电容器，且其中第一电容与经组合的第二及第三电容的比率至少为一。
2.根据权利要求I所述的设备，其中所述源极跟随器缓冲器进一步包括多个源极跟随器缓冲器，所述多个源极跟随器缓冲器各自耦合到所述偏置电路且各自接收所述输入信号的所述第二部分。
3.根据权利要求I所述的设备，其中所述第一级联晶体管进一步包括第一NMOS晶体管，所述第一 NMOS晶体管在其栅极处接收所述第一偏置电压，且其中所述第二级联晶体管是第二 NMOS晶体管，所述第二 NMOS晶体管在其漏极处耦合到所述第一 NMOS晶体管的源极且在其栅极处耦合到所述第一 NMOS晶体管的漏极，且其中所述第一电容器耦合到所述第二 NMOS晶体管的所述漏极。
4.根据权利要求3所述的设备，其中所述偏置电路进一步包括电流源，所述电流源耦合到所述第一 NMOS晶体管的所述漏极。
5.根据权利要求4所述的设备，其中所述源极跟随器缓冲器进一步包括 第三NMOS晶体管，所述第三NMOS晶体管在其栅极处接收所述输入信号的所述第二部分且在其源极处耦合到所述第二电容器；及 第四NMOS晶体管，所述第四NMOS晶体管在其栅极处耦合到所述第二 NMOS晶体管的所述栅极且在其漏极处耦合到所述第三NMOS晶体管的所述源极。
6.根据权利要求5所述的设备，其中所述第三NMOS晶体管的主体耦合到所述第二电容器。
7.根据权利要求6所述的设备，其中所述比率为10 I。
8.根据权利要求I所述的设备，其中所述开关电容器电路是取样保持S/Η电路。
9.一种设备，其包括 偏置电路，其具有 具有第一电容的第一电容器，其接收输入信号的第一部分；及一对级联晶体管，其中所述第一电容器耦合到在所述级联晶体管之间的节点，且其中所述级联对的第一级联晶体管接收第一偏置电压，且其中所述级联晶体管对的第二级联晶体管接收第二偏置电压； 源极跟随器缓冲器，其耦合到所述偏置电路以便接收所述第二偏置电压及接收所述输入信号的第二部分，其中所述源极跟随器包含具有第二电容的第二电容器； S/Η电路，其耦合到具有第三电容的所述源极跟随器缓冲器，其中所述第一电容与经组合的第二及第三电容的比率至少为一； 模/数转换器ADC管线，其耦合到所述S/Η电路；及 时钟电路，其耦合到所述S/Η电路及所述ADC管线。
10.根据权利要求9所述的设备，其中所述源极跟随器缓冲器进一步包括多个源极跟随器缓冲器，所述源极跟随器缓冲器各自耦合到所述偏置电路且各自接收所述输入信号的所述第二部分，且其中所述S/Η电路进一步包括多个S/Η电路，所述多个S/Η电路各自耦合到所述源极跟随器缓冲器中的至少一者，且其中所述ADC管线进一步包括多个ADC管线，所述多个ADC管线各自耦合到所述S/Η电路中的至少一者。
11.根据权利要求10所述的设备，其中所述设备进一步包括多路复用器，所述多路复用器耦合到每一 ADC管线。
12.根据权利要求9所述的设备，其中所述第一级联晶体管进一步包括第一NMOS晶体管，所述第一 NMOS晶体管在其栅极处接收所述第一偏置电压，且其中所述第二级联晶体管是第二 NMOS晶体管，所述第二 NMOS晶体管在其漏极处耦合到所述第一 NMOS晶体管的源极且在其栅极处耦合到所述第一 NMOS晶体管的漏极，且其中所述第一电容器耦合到所述第二 NMOS晶体管的所述漏极。
13.根据权利要求12所述的设备，其中所述偏置电路进一步包括电流源，所述电流源率禹合到所述第一 NMOS晶体管的所述漏极。
14.根据权利要求13所述的设备，其中所述源极跟随器缓冲器进一步包括 第三NMOS晶体管，所述第三NMOS晶体管在其栅极处接收所述输入信号的所述第二部分且在其源极处耦合到所述第二电容器；及 第四NMOS晶体管，所述第四NMOS晶体管在其栅极处耦合到所述第二 NMOS晶体管的所述栅极且在其漏极处耦合到所述第三NMOS晶体管的所述源极。
15.—种设备,其包括 偏置电路，其具有 电流源； 第一 NMOS晶体管，所述第一 NMOS晶体管在其漏极处耦合到所述电流源且在其栅极处接收偏置电压； 第二 NMOS晶体管，所述第二 NMOS晶体管在其漏极处耦合到所述第一 NMOS晶体管的源极且在其栅极处耦合到所述第一 NMOS晶体管的所述漏极；及 具有第一电容的第一电容器，其接收输入信号的第一部分且耦合到所述第二 NMOS晶体管的所述漏极； 多个源极跟随器缓冲器，其中每一源极跟随器缓冲器包含 第三NMOS晶体管，所述第三NMOS晶体管在其栅极处接收所述输入信号的第二部分；第四NMOS晶体管，所述第四NMOS晶体管在其漏极处耦合到所述第三NMOS晶体管的源极且在其栅极处耦合到所述第二 NMOS晶体管的栅极；及 具有第二电容的第二电容器，其耦合到所述第三NMOS电容器的所述源极； 多个S/Η电路，其中每一 S/Η电路在其第三NMOS晶体管的源极处耦合到所述源极跟随器缓冲器中的至少一者，且其中每一 S/Η电路具有第三电容，且其中对于每一 S/Η电路及其对应的跟随器缓冲器，所述第一电容与经组合的第二及第三电容的比率至少为一；多个ADC管线，其中每一 ADC管线耦合到所述S/Η电路中的至少一者；多路复用器，其耦合到每一 ADC管线；及时钟电路，其耦合到每一 S/Η电路及每一 ADC管线。·
全文摘要
用于模/数转换器ADC的输入源极跟随器缓冲器及偏置电路提供经改进的线性。输入信号的部分INP、INM输入到偏置电路(212)及缓冲器(202-1)、(202-2)用于由取样保持S/H电路(204-1)、(204-2)取样。电流源(302)将电流提供到NMOS晶体管(Q8)的漏极，所述晶体管(Q8)的栅极接收偏置电压NCAS，且将偏置电压NBIASP提供到NMOS晶体管(Q9)的栅极。通过电容器(CIN)将INM部分提供到在级联晶体管(Q8)、(Q9)之间的节点。这使信号电流能够从接地流动通过第二晶体管(Q9)及电容器(CIN)。所述信号电流由每一NMOS晶体管(Q5)、(Q7)成镜像且提供给电容器(CB1)、(CB2)。INP部分提供到NMOS晶体管(Q4)、(Q6)(所述NMOS晶体管各自作为源极跟随器操作)的栅极且大体上不提供信号电流。输入电路能够为S/H电路(204-1)、(204-2)供应具有经改进线性的电压及电流。
文档编号H03K19/0175GK102771052SQ201080064612
公开日2012年11月7日 申请日期2010年12月22日 优先权日2010年2月24日
发明者尼婷·阿加瓦尔, 维斯维斯瓦拉亚·A·彭塔科塔 申请人:德州仪器公司