一种电压缓冲器电路的制作方法

本实用新型涉及集成电路技术领域，具体涉及一种电压缓冲器电路。

背景技术：

电压缓冲器(voltage buffer)经常用来提供一些电路工作所需的电压，用以增强目标信号的驱动能力，同时也可以避免电压缓冲器负载对前一级电路输出电压的干扰影响。因此电压缓冲器有着极其广泛地应用。例如，在电容式触摸控制芯片中，需要使用电压缓冲器来驱动大负载电容并要求快速稳定；又如，液晶显示器中的源极驱动器需要使用电压缓冲器来提供稳定的共模电压。

现有技术中，电压缓冲器(参见图1)与所有模拟集成电路一样，受到模拟电路设计的八边形法则限制，需要在各性能之间权衡。近些年来，在消费电子产品领域，芯片工作电压越来越低，功耗越来越小。对于电压缓冲器，设计人员在其低功耗、低电压、高速率、小芯片面积等方面进行了研究优化，常存在某一性能提高，而其它性能出现下降的情况。

技术实现要素：

针对现有技术的不足，本实用新型公开了一种电压缓冲器电路，其在不增加芯片功耗及芯片面积的前提下，增强了容性负载驱动能力，并且该电压缓冲器可以工作在宽电源电压下，有高的输入输出动态范围。

本实用新型通过以下技术方案予以实现：

一种电压缓冲器电路，所述电压缓冲器电路包括运放主环路和自适应偏置，所述运放主环路的同相输入端VP与输入电压VIN连接，其反相输入端VN与输出端VOUT连接；所述自适应偏置的输入VP_bias与所述运放主环路的同相输入端VP连接，其输入VN_bias与所述运放主环路的反相输入端VN连接；所述运放主环路的电流端口IP_amp与所述自适应偏置的电流端口IN_bias连接，其电流端口IN_amp与所述自适应偏置的电流端口IP_bias连接。

优选的，所述运放主环路包含输入差分对、电流镜和推挽式输出级。

优选的，所述运放主环路的输入差分对中一个输入MOS管的栅极与运放主环路的同相输入端VP连接，源极与运放主环路的电流端口IP_amp连接；所述输入差分对另一输入MOS管的栅极与运放主环路的反相输入端VN连接，源极与运放主环路的电流端口IN_amp连接。

优选的，所述自适应偏置的电流源偏置VB1分别与PMOS管M1和PMOS管M1’的栅极连接，所述自适应偏置的Cascode电流源偏置VB2分别与PMOS管M5和PMOS管M5’的栅极相连。

优选的，所述自适应偏置中：

所述PMOS管M1的源极接电源VDD，其漏极与NMOS管M2的漏极连接；

所述NMOS管M2的栅极作为所述自适应偏置的输入VP_bias与运放主环路的同相输入端VP连接，其源极与NMOS管M3的漏极连接；

所述NMOS管M3的源极接地，其栅极与NMOS管M4的栅极和漏极连接，所述NMOS管M4的源极接地；

所述PMOS管M5的漏极与NMOS管M4的栅极和漏极以及NMOS管M3的栅极连接，其源极与PMOS管M1和NMOS管M2的漏极连接。

优选的，所述NMOS管M2的源极与所述NMOS管M3的漏极引出所述自适应偏置的电流端口IP_bias。

优选的，所述自适应偏置中：

所述PMOS管M1’的源极接电源VDD，其漏极与NMOS管M2’的漏极连接；

所述NMOS管M2’的栅极作为所述自适应偏置的输入VN_bias与运放主环路的反相输入端VN连接，其源极与NMOS管M3’的漏极连接；

所述NMOS管M3’的源极接地，其栅极与NMOS管M4’的栅极和漏极连接，所述NMOS管M4’的源极接地；

所述PMOS管M5’漏极与所述NMOS管M4’的栅极和漏极以及NMOS管M3’的栅极连接，其源极与所述PMOS管M1’和NMOS管M2’的漏极连接。

优选的，所述NMOS管M2’的源极与所述NMOS管M3’的漏极引出所述自适应偏置的电流端口IN_bias。

本实用新型的有益效果为：

1)本实用新型通过采用自适应偏置电流，当输入电压VIN变化时，自适应偏置电流将急剧增加，能保证电压缓冲器快速响应，使输出VOUT能及时跟随VIN的变化；而当输入输出一旦稳定，偏置电流将减小到原来静态时电流大小，从而不用增加任何静态功耗而提高电压缓冲器的响应速度和驱动能力。

2)本实用新型自适应偏置电路的Cascode支路，在输入共模电平变化比较大时能有效地调节电流大小，控制静态电流的稳定不随共模电平变化而变化，从而实现高输入输出动态范围。

3)本实用新型中运放主环路采用推挽式输出，进一步提高了电压缓冲器的响应速度与驱动能力。

4)本实用新型中运放主环路、自适应偏置电路能够在低电源电压下工作，适应宽电源电压范围工作。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为传统的电压缓冲器电路原理图；

图2为本实用新型电压缓冲器电路的原理图；

图3为本实用新型电压缓冲器的运放主环路电路原理图；

图4为本实用新型电压缓冲器的自适应偏置电路原理图。

具体实施方式

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图2所示，本实用新型的一种电压缓冲器电路原理图，包括运放主环路和自适应偏置，运放主环路的同相输入端VP与输入电压VIN连接，运放主环路的反相输入端VN与输出端VOUT连接；自适应偏置的输入VP_bias与运放主环路的同相输入端VP连接，自适应偏置的输入VN_bias与运放主环路的反相输入端VN连接作为电压缓冲器电路的输出端VOUT；运放主环路的电流端口IP_amp与自适应偏置的电流端口IN_bias连接，运放主环路的电流端口IN_amp与自适应偏置的电流端口IP_bias连接。

本实施例通过采用自适应偏置电流，当输入电压VIN变化时，自适应偏置电流将急剧增加，能保证电压缓冲器快速响应，使输出VOUT能及时跟随VIN的变化；而当输入输出一旦稳定，偏置电流将减小到原来静态时电流大小，从而不用增加任何静态功耗而提高电压缓冲器的响应速度和驱动能力。

如图3所示，电压缓冲器的运放主环路包括输入差分对、电流镜和推挽式输出级。运放主环路的输入差分对，其中一个输入NMOS1管的栅极作为运放主环路的同相输入端VP与缓冲器VIN端口连接，NMOS1的源极作为运放主环路的电流端口IP_amp与自适应偏置IN_bias端口连接；差分对另一输入NMOS2管的栅极作为运放主环路的反相输入端VN与连接缓冲器VOUT端口连接，NMOS2的源极作为运放主环路的电流端口IN_amp与自适应偏置的IP_bias端口连接。

PMOS3采用二极管方式栅极漏极与NMOS1的漏极连接，作为电流镜偏置驱动电压缓冲器的输出级PMOS4。

PMOS5采用二极管方式栅极漏极与NMOS2的漏极连接，作为电流镜驱动PMOS6。

PMOS6的漏极与采用二极管连接的NMOS7相连，NMOS7作为电流镜偏置驱动电压缓冲器的输出级NMOS8。

PMOS4的漏极与NMOS8的漏极连接作为推挽式输出级的输出端口VOUT。

本实施例中运放主环路采用推挽式输出，进一步提高了电压缓冲器的响应速度与驱动能力。

如图4所示，电压缓冲器其自适应偏置原理图，电流源偏置VB1与PMOS管M1的栅极连接，M1的源极接电源VDD，M1的漏极与NMOS管M2的漏极连接。NMOS管M2的栅极作为所述自适应偏置的输入VP_bias与运放主环路的同相输入端VP连接，作为电压缓冲器的输入端VIN。NMOS管M2的源极与NMOS管M3的漏极连接，作为自适应偏置的电流端口IP_bias，NMOS管M3的源极接地，NMOS管M3的栅极与NMOS管M4的栅极以及M4的漏极连接，M4的源极接地。

PMOS管M5的栅极与Cascode(共源共栅级)电流源偏置VB2连接，M5的漏极与M4的栅极、M4的漏极、M3的栅极连接，M5的源极与M1的漏极、M2的漏极连接。

电流源偏置VB1与PMOS管M1’的栅极连接，M1’的源极接电源VDD，M1’的漏极与NMOS管M2’的漏极连接。NMOS管M2’的栅极作为所述自适应偏置的输入VN_bias与所述运放主环路的反相输入端VN连接，作为电压缓冲器的输入端VOUT。M2’的源极与NMOS管M3’的漏极连接，作为自适应偏置的电流端口IN_bias，M3’的源极接地。NMOS管M3’的栅极与NMOS管M4’的栅极以及M4’的漏极连接，M4’的源极接地。

PMOS管M5’的栅极与Cascode电流源偏置VB2连接，M5’的漏极与M4’的栅极、M4’的漏极、M3’的栅极连接，M5’的源极与M1’的漏极、M2’的漏极连接。

本实施例自适应偏置电路的Cascode支路，在输入共模电平变化比较大时能有效地调节电流大小，控制静态电流的稳定不随共模电平变化而变化，从而实现高输入输出动态范围。

图3和图4给出了自适应偏置电路和运放主环路的示意图，本实施例中将传统推挽式缓冲器的尾电流源代换成自适应偏置电流源，在输入稳定时，自适应偏置给运放主环路提供的电流是稳定的。一旦输入电压VIN有变化时，自适应偏置电路的输入变化将急剧增大运放主环路的尾电流。

如图3和图4所示当输入电压VIN增加时，通过图3中NMOS1自适应偏置电路中IN_bias结点电压将升高并通过晶体管M2’和晶体管M5’使得M3’的栅级电压增加，使运放环路的IP_bias电流急速增加并通过电流镜PMOS3和PMOS4镜像驱动缓冲器的输出级，保证电压缓冲器能快速响应，使输出VOUT及时跟随VIN而增加，在输出VOUT跟随输入VIN稳定时，M2’栅极电压通过M2’、M5’、M4’和M3’构成的负反馈环路使M3’的电流偏置电流随着输出电压的稳定而减小并稳定到VIN变化前的大小。

当输入电压VIN减小时，类似的原理可以实现VOUT快速跟随VIN的变化，并且稳定后静态功耗保持稳定，不随输共模电平的变化而变化。在自适应偏置电路中的负反馈环路，当输入电压即输入共模电压变化时能够通过负反馈环路的保证静态工作点的稳定，同时环路的极点通过高阻结点和低阻结点实现了环路的稳定性，进而控制静态电流的稳定不随共模电平变化而变化。

本实施例中运放主环路、自适应偏置电路能够在低电源电压下工作，适应宽电源电压。

另外对于本实施例中选取的电路结构，包括运放主环路和自适应偏置电路其对电源电压最高需求为Vth+3Vds，其中Vth为MOS管阈值电压，Vds为MOS管源漏电压，也就是本实施例能够在低电源电压下工作，适应宽电源电压。

以上实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的精神和范围。