一种用于改善电路温漂特性的带隙基准电路的制作方法

本实用新型涉及带隙基准电路，尤其涉及一种用于改善电路温漂特性的带隙基准电路。

背景技术：

现有技术中，请参见图1，带隙基准电路被广泛用于各类CMOS集成电路中，其作用是产生一个不随环境温度、电源电压变化的恒定基准电压。其的原理简述如下：具有相同尺寸的P型MOS管M1、M2、M3构成电流镜结构，使得流经它们漏极的电流大小均为I1。由于运算放大器OP1具有较高的直流开环增益，其正负输入端节点Vx1、Vx2的电压相同。由于MOS管M2的漏极电流同样经过电阻R1,因此电流I1满足:

其中，Vx1为双极型晶体管Q1的发射极节点电压，Vx3为双极型晶体管Q2的发射极节点电压，双极型晶体管Q2的尺寸大小相当于n个双极型晶体管Q1的并联。因此Vx1-Vx3满足：

上式中，K表示玻尔兹曼常量，T表示环境绝对温度(单位为开尔文)，q为单电子所带电荷量。可以看出上式与环境温度T正相关。此电路的输出基准电压Vref满足：

上式中，Vbeq3表示双极型晶体管Q3的集电极-基极的电压，其大小与环境温度成反比。

调节电阻R2、R1的大小可以使得上式中Vbeq3和R2*K*T*ln(n)/(R1*q)两项与温度的变化关系正负抵消，从而使得基准电压Vref与环境温度无关。另外上式中基准电压Vref也与供电电压VDD无关，因此可以通过图1所示的带隙基准电路得到一个与环境温度和供电电压无关的基准电压Vref(其大小通常为1.2V左右)。但是，现有带隙基准电路在设计过程中没有将双极型晶体管的基区寄生电阻考虑在内，从而导致输出参考电压极易受工艺波动的影响，通常的解决办法是设计微调电路对电路性能进行微调，但这种办法一方面这需要更大的面积开销，另一方面也增加了测试成本，无法满足应用需求。

技术实现要素：

本实用新型要解决的技术问题在于，针对现有技术的不足，提供一种将所用电阻设置为与基区寄生电阻相匹配的电阻类型，以减小基准电压温漂系数对工艺的依赖，进而改善电路温漂特性的带隙基准电路。

为解决上述技术问题，本实用新型采用如下技术方案。

一种用于改善电路温漂特性的带隙基准电路，其包括有PMOS管M1、PMOS管M2、PMOS管M3、运算放大器OP1、双极型晶体管Q1、双极型晶体管Q2和双极型晶体管Q3，所述PMOS管M1的源极、PMOS管M2的源极和PMOS管M3的源极均连接于电源端VDD，所述PMOS管M1的漏极连接于所述运算放大器OP1的反相端，所述PMOS管M2的漏极连接于所述运算放大器OP1的同相端，所述运算放大器OP1的输出端、PMOS管M1的栅极、PMOS管M2的栅极和PMOS管M3的栅极相互连接，所述PMOS管M1的漏极连接于所述双极型晶体管Q1的发射极，所述双极型晶体管Q1的基极通过基区寄生电阻rb1接地，所述双极型晶体管Q1的集电极接地，所述PMOS管M2的漏极通过电阻R1连接于所述双极型晶体管Q2的发射极，所述双极型晶体管Q2的基极通过基区寄生电阻rb2接地，所述双极型晶体管Q2的集电极接地，所述PMOS管M3的漏极通过电阻R2连接于所述双极型晶体管Q3的发射极，所述双极型晶体管Q3的基极通过基区寄生电阻rb3接地，所述双极型晶体管Q3的集电极接地，所述电阻R1和电阻R2的电阻类型与所述基区寄生电阻rb1、基区寄生电阻rb2和基区寄生电阻rb3类型相同。

优选地，所述双极型晶体管Q1、双极型晶体管Q2和双极型晶体管Q3均为PNP管。

本实用新型公开的用于改善电路温漂特性的带隙基准电路，其相比现有技术而言的有益效果在于，本实用新型在现有带隙基准电路的基础上，充分考虑双极型晶体管的基区寄生电阻，并将带隙基准电路中所选用的电阻类型设置为与双极型晶体管基区寄生电阻类型相同，从而减小了输出电压温漂系数随工艺波动的依赖，大大改善了电路温漂特性，较好地满足了应用需求。

附图说明

图1为现有带隙基准电路的原理图；

图2为本实用新型带隙基准电路的原理图。

具体实施方式

下面结合附图和实施例对本实用新型作更加详细的描述。

本实用新型公开了一种用于改善电路温漂特性的带隙基准电路，请参见图2，其包括有PMOS管M1、PMOS管M2、PMOS管M3、运算放大器OP1、双极型晶体管Q1、双极型晶体管Q2和双极型晶体管Q3，所述PMOS管M1的源极、PMOS管M2的源极和PMOS管M3的源极均连接于电源端VDD，所述PMOS管M1的漏极连接于所述运算放大器OP1的反相端，所述PMOS管M2的漏极连接于所述运算放大器OP1的同相端，所述运算放大器OP1的输出端、PMOS管M1的栅极、PMOS管M2的栅极和PMOS管M3的栅极相互连接，所述PMOS管M1的漏极连接于所述双极型晶体管Q1的发射极，所述双极型晶体管Q1的基极通过基区寄生电阻rb1接地，所述双极型晶体管Q1的集电极接地，所述PMOS管M2的漏极通过电阻R1连接于所述双极型晶体管Q2的发射极，所述双极型晶体管Q2的基极通过基区寄生电阻rb2接地，所述双极型晶体管Q2的集电极接地，所述PMOS管M3的漏极通过电阻R2连接于所述双极型晶体管Q3的发射极，所述双极型晶体管Q3的基极通过基区寄生电阻rb3接地，所述双极型晶体管Q3的集电极接地，所述电阻R1和电阻R2的电阻类型与所述基区寄生电阻rb1、基区寄生电阻rb2和基区寄生电阻rb3类型相同。

上述带隙基准电路，其相比现有技术而言的有益效果在于，本实用新型在现有带隙基准电路的基础上，充分考虑双极型晶体管的基区寄生电阻(rb1、rb2、rb3)，并将带隙基准电路中所选用的电阻类型设置为与双极型晶体管基区寄生电阻(rb1、rb2、rb3)类型相同，从而减小了输出电压温漂系数随工艺波动的依赖，大大改善了电路温漂特性，较好地满足了应用需求。

进一步地，本实施例所指的电阻类型包括：所用半导体的掺杂类型、掺杂浓度及其周边环境。

作为一种优选的方式，所述双极型晶体管Q1、双极型晶体管Q2和双极型晶体管Q3均为PNP管。本实施例中，带隙基准电路中所使用的双极型晶体管为PNP管，也就是说其基区为N阱，因此电路中的电阻采用N阱电阻，因为N阱电阻和双极型晶体管PNP的基区在生产过程中属于同一个工艺步骤，因此匹配程度较高。

基于上述电路原理，本实施例将双极型晶体管的基区寄生电阻(rb1、rb2、rb3)考虑在内，则输出基准电压Vref的表达式将从：

变为：

其申α是双极型晶体管发射极电流与其基极电流的比值，N是常数，rb1～rb3分别是双极型晶体管Q1～Q3的基区寄生电阻，Vbeq3是双极型晶体管Q3的基极-发射极电压，Vbeq3具有负的温度系数，K*T*lnN/q具有正的温度系数，在常温下若要保证Vref的温度系数为零，就必须尽量保证下式不随工艺波动而变化：

(R2+α*rb3)/[R1+rb2/(N*α)-rb1/α]；

如果该式中所有的电阻类型均一样，则其随工艺的波动的变换较小；如果该式中所有的电阻类型不一样，则其随工艺的波动的变换较大；又因为所用双极型晶体管的类型选择的空间不大，所以本实用新型将电路中的电阻类型变为与所用双极型晶体管基区寄生电阻(rb1、rb2、rb3)类型一样的电阻类型，这就减小了下式对工艺的敏感程度从而减小了输出电压温漂系数随工艺波动的变化：

(R2+α*rb3)/[R1+rb2/(N*α)-rb1/α]。

本实用新型公开的带隙基准电路，其将传统带隙基准电路中所使用的电阻器类型设置为与所用双极型晶体管基区寄生电阻(rb1、rb2、rb3)类型相同的电阻，有效减小了基准电压温漂系数对工艺的依赖，进而改善了电路的温漂特性。

以上所述只是本实用新型较佳的实施例，并不用于限制本实用新型，凡在本实用新型的技术范围内所做的修改、等同替换或者改进等，均应包含在本实用新型所保护的范围内。