一种磁阻型传感器芯片时序控制电路的制作方法

本实用新型涉及传感器控制电路领域，具体涉及一种磁阻型传感器芯片时序控制电路。

背景技术：

各向异形磁阻(Anisotropic Magneto Resistance,AMR)效应是铁磁材料中的电阻率随磁化强度(外加磁场)和电流方向的改变而变化的现象。基于这一效应制作的磁阻传感器由于灵敏度高，便于集成化等优点得到了广泛的应用。由于AMR开关芯片是用于检测磁场的有或无，只要响应灵敏，实时的检测并非必要。AMR开关芯片中，磁阻桥和比较器等功耗较大的器件长时间开启时，会造成芯片功耗提高，甚至造成芯片发热量增大。

技术实现要素：

本实用新型所要解决的技术问题是AMR开关芯片中，磁阻桥和比较器等功耗较大的器件长时间开启时，会造成芯片功耗提高，甚至造成芯片发热量增大，目的在于提供一种磁阻型传感器芯片时序控制电路，解决上述问题。

本实用新型通过下述技术方案实现：

一种磁阻型传感器芯片时序控制电路，包括检测采样控制器、分频器、移位寄存器和组合逻辑运算单元；所述分频器、移位寄存器和组合逻辑运算单元均连接于检测采样控制器，且检测采样控制器接入振荡器输出的时钟信号；所述移位寄存器和组合逻辑运算单元均连接于分频器，且分频器接入振荡器输出的时钟信号；所述移位寄存器连接于组合逻辑运算单元，且组合逻辑运算单元向AMR和比较器输出检测使能时钟信号；所述组合逻辑运算单元还向比较器输出采样时钟信号；所述分频器对输入的振荡器时钟信号进行分频，计数；所述检测采样控制器检测采样时钟占空比控制信号；所述移位寄存器对分频器的输出进行移位输出；所述组合逻辑运算单元产生芯片的检测使能信号和比较器判别输出的采样信号。

本实用新型应用时，振荡器输出的时钟信号为基本时钟信号，分频器对基本时钟信号进行分频和计数，分频次数根据AMR磁阻开关芯片的工作-睡眠-工作的频率及振荡器频率来共同决定；检测采样控制器检测采样时钟占空比控制信号，用于设置开关芯片的工作时间，控制信号的选取由开关芯片的工作时间和振荡器的频率决定；移位寄存器对分频器的输出进行移位输出，移位的大小由检测采样占空比选择控制器控制及寄存器的位数控制；组合逻辑运算单元对分频器输出，移位寄存器输出及检测采样占空比选择控制器的信号进行逻辑运算，产生开关芯片的检测使能EN信号和比较器判别输出采样Sampling信号，在组合逻辑运算单元控制下，开关芯片的时序工作方式为：在EN为高电平期间，芯片正常工作，Sampling信号对芯片内比较器的输出结果进行采样，采样结果送芯片的输出驱动，而EN为低电平期间，芯片进入休眠，从而有效的实现了对磁阻桥和比较器等功耗较大的器件进行工作-睡眠控制，同时，本实用新型时序控制电路架构清晰，组合逻辑运算量小，不易产生毛刺信号，可以灵活的调整芯片的工作-睡眠-工作的占空比，满足不同的实际应用需求。

进一步的，所述分频器包括多个级联的触发器；首级的触发器接收振荡器输出的时钟信号，且首级的触发器连接于检测采样控制器；末级的触发器连接于移位寄存器。

本实用新型应用时，级联(cascade)一般是一系列同样的单元器件首尾相连，形成新的逻辑单元，来自振荡器的时钟信号经过级联的触发器后，由末级的触发器进行输出，级联的数量由分频的需求所决定。

进一步的，所述检测采样控制器包括控制单元A和控制单元B；所述控制单元A包括串联的反向器I1和反向器I2；所述控制单元B包括串联的反向器I3和反向器I4；所述反向器I1输入端接收振荡器输出的时钟信号，所述反向器I2的输出端连接组合逻辑运算单元；所述反向器I3的输入端连接分频器，所述反向器I3的输出端连接组合逻辑运算单元，所述反向器I3的输出端还连接移位寄存器。

进一步的，所述组合逻辑运算单元包括二输入或非门N1、三输入或非门N2、反向器I5和反向器I6；所述二输入或非门N1、反向器I5和反向器I6串联，且反向器I5的输出端连接于三输入或非门N2的第三输入端，所述三输入或非门N2的第一输入端和第二输入端均连接于检测采样控制器，所述三输入或非门N2的输出端向AMR和比较器输出检测使能时钟信号；所述二输入或非门N1的输入端DINb连接于移位寄存器，二输入或非门N1的输入端DIN连接于分频器；所述反向器I6的输出端向比较器输出采样时钟信号。

进一步的，所述移位寄存器包括触发器DFF0，所述触发器DFF0的D端口连接分频器，所述触发器DFF0的CK端口连接检测采样控制器，所述触发器DFF0的Qb端口连接组合逻辑运算单元。

本实用新型的整体控制过程可以通过上述逻辑电路实现，从而不涉及软件方法的改进，而仅仅是电路结构上的改进。

本实用新型与现有技术相比，具有如下的优点和有益效果：

本实用新型一种磁阻型传感器芯片时序控制电路，在EN为高电平期间，芯片正常工作，Sampling信号对芯片内比较器的输出结果进行采样，采样结果送芯片的输出驱动，而EN为低电平期间，芯片进入休眠，从而有效的实现了对磁阻桥和比较器等功耗较大的器件进行工作-睡眠控制，同时，本实用新型时序控制电路架构清晰，组合逻辑运算量小，不易产生毛刺信号，可以灵活的调整芯片的工作-睡眠-工作的占空比，满足不同的实际应用需求。

附图说明

此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：

图1为现有技术电路架构示意图；

图2为本实用新型电路架构示意图；

图3为实施例中信号检测时序工作图；

图4为实施例中分频器结构示意图；

图5为实施例中控制单元A结构示意图；

图6为实施例中控制单元B结构示意图；

图7为实施例中组合逻辑运算单元结构示意图；

图8为实施例中移位寄存器结构示意图；

图9为实施例中电路架构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。

实施例1

如图2所示，本实用新型一种磁阻型传感器芯片时序控制电路，包括检测采样控制器、分频器、移位寄存器和组合逻辑运算单元；所述分频器、移位寄存器和组合逻辑运算单元均连接于检测采样控制器，且检测采样控制器接入振荡器输出的时钟信号；所述移位寄存器和组合逻辑运算单元均连接于分频器，且分频器接入振荡器输出的时钟信号；所述移位寄存器连接于组合逻辑运算单元，且组合逻辑运算单元向AMR和比较器输出检测使能时钟信号；所述组合逻辑运算单元还向比较器输出采样时钟信号；所述分频器对输入的振荡器时钟信号进行分频，计数；所述检测采样控制器检测采样时钟占空比控制信号；所述移位寄存器对分频器的输出进行移位输出；所述组合逻辑运算单元产生芯片的检测使能信号和比较器判别输出的采样信号。

图1为现有的时序控制电路的架构，对于分频次数多，计数周期长的应用来说，需要的组合逻辑运算电路规模大，运算量大，中间过程易产生毛刺。

本实施例实施时，振荡器输出的时钟信号为基本时钟信号，分频器对基本时钟信号进行分频和计数，分频次数根据AMR磁阻开关芯片的工作-睡眠-工作的频率及振荡器频率来共同决定；检测采样控制器检测采样时钟占空比控制信号，用于设置开关芯片的工作时间，控制信号的选取由开关芯片的工作时间和振荡器的频率决定；移位寄存器对分频器的输出进行移位输出，移位的大小由检测采样占空比选择控制器控制及寄存器的位数控制；组合逻辑运算单元对分频器输出，移位寄存器输出及检测采样占空比选择控制器的信号进行逻辑运算，产生开关芯片的检测使能EN信号和比较器判别输出采样Sampling信号，在组合逻辑运算单元控制下，开关芯片的时序工作方式为：在EN为高电平期间，芯片正常工作，Sampling信号对芯片内比较器的输出结果进行采样，采样结果送芯片的输出驱动，而EN为低电平期间，芯片进入休眠，从而有效的实现了对磁阻桥和比较器等功耗较大的器件进行工作-睡眠控制，同时，本实用新型时序控制电路架构清晰，组合逻辑运算量小，不易产生毛刺信号，可以灵活的调整芯片的工作-睡眠-工作的占空比，满足不同的实际应用需求。

实施例2

本实施例在实施例1的基础上，所述分频器包括多个级联的触发器；首级的触发器接收振荡器输出的时钟信号，且首级的触发器连接于检测采样控制器；末级的触发器连接于移位寄存器。

本实施例实施时，级联(cascade)一般是一系列同样的单元器件首尾相连，形成新的逻辑单元，来自振荡器的时钟信号经过级联的触发器后，由末级的触发器进行输出，级联的数量由分频的需求所决定。

如图3所示，为了阐明控制电路的工作方法，假定芯片的工作-睡眠周期设定为1024个基本时钟周期，其中工作状态为1个基本时钟周期，采样周期为半个基本时钟周期，其后的1023个基本时钟周期，芯片处于睡眠状态；如图4所示，分频器根据芯片的工作-睡眠周期为1024个基本时钟周期可得分频器需要对来自振荡器的基本时钟信号进行1024分频，根据DFF触发器的特性可知1024分频可由10个DFF触发器级联构成，本实施例中DFF设计为上升沿触发。

来自振荡器的时钟信号CLK_IN接第一触发器DFF1的CK端子，第一触发器DFF1的输出Qb端子接第一触发器DFF1的D输入端子，第一触发器DFF1的输出Q端子接第二触发器DFF2的输入CK端子，第二触发器DFF2的输出Qb端子接第二触发器DFF2的输入D端子，第二触发器DFF2的输出Q端子接第三触发器DFF3的输入CK端子，后续触发器的接法依次类推。整个分频器的输出信号分别为Q1，Q1b，Q2，Q2b，Q3，Q3b，Q4，Q4b，Q5，Q5b，Q6，Q6b，Q7，Q7b，Q8，Q8b，Q9，Q9b，Q10，Q10b，其中Qnb为Qn的反向,n为1～10之间的整数。

实施例3

本实施例在实施例1的基础上，所述检测采样控制器包括控制单元A和控制单元B；所述控制单元A包括串联的反向器I1和反向器I2；所述控制单元B包括串联的反向器I3和反向器I4；所述反向器I1输入端接收振荡器输出的时钟信号，所述反向器I2的输出端连接组合逻辑运算单元；所述反向器I3的输入端连接分频器，所述反向器I3的输出端连接组合逻辑运算单元，所述反向器I3的输出端还连接移位寄存器。

本实施例实施时，检测采样控制器由两组两级反向器串联构成，结构如图5和图6所示，控制单元A的输入端子Sin0接振荡器的输出CLK_IN，检测采样控制器的输出端子分别为S0，S0b(其中S0b为S0的反向)；控制单元B的输入端子Sin1接分频器单元的输出Q1，检测采样控制器的输出端子分别为S1，S1b，其中S1b为S1的反向。

实施例4

本实施例在实施例1的基础上，所述组合逻辑运算单元包括二输入或非门N1、三输入或非门N2、反向器I5和反向器I6；所述二输入或非门N1、反向器I5和反向器I6串联，且反向器I5的输出端连接于三输入或非门N2的第三输入端，所述三输入或非门N2的第一输入端和第二输入端均连接于检测采样控制器，所述三输入或非门N2的输出端向AMR和比较器输出检测使能时钟信号；所述二输入或非门N1的输入端DINb连接于移位寄存器，二输入或非门N1的输入端DIN连接于分频器；所述反向器I6的输出端向比较器输出采样时钟信号。

本实施例实施时，如图7所示，组合逻辑运算单元由一个二输入或非门，两个反相器，一个三输入或非门构成，二输入或非门N1的输入分别为DIN,DINb端子，二输入或非门N1的输出接反相器I5的输入端，反相器I5的输出端分别接反相器I6的输入端，三输入或非门N24的一个输入端，反相器I6的输出端子为EN，三输入或非门N2的另外两输入端子分别为S0，S1端子，三输入或非门I4的输出端子为Sampling。

实施例5

本实施例在实施例1的基础上，所述移位寄存器包括触发器DFF0，所述触发器DFF0的D端口连接分频器，所述触发器DFF0的CK端口连接检测采样控制器，所述触发器DFF0的Qb端口连接组合逻辑运算单元。

本实施例实施时，移位寄存器由触发器DFF构成，结构如图8所示，由于工作状态为一个基本时钟周期，因而选取一个DFF作为寄存器。DFF触发器的D输入端子为移位寄存器的数据输入端子DIN，DFF触发器的输出Q端子为移位寄存器的DOUT端子，DFF触发器的输出Qb端子为移位寄存器的DOUTb端子。

实施例6

本实施例在实施例1～5的基础上，如图9所示，图9为电路架构示意图，振荡器CLK_IN信号接分频器的CLK_IN端子，振荡器CLK_IN信号接检测采样控制器I1的Sin0端子，分频器的输出Q1端子接检测采样控制器I3的Sin1端子，分频器的输出Q10端子接移位寄存器的DIN端子，分频器的输出Q10端子接组合逻辑单元N1的DIN端子，检测采样控制器I2的S0b端子接组合逻辑运算单元N2的S0端子，检测采样控制器I4的S1端子接组合逻辑运算单元N2的S1端子，检测采样控制器I4的S1端子接移位寄存器的CLK端子，移位寄存器的输出DOUTb端子接组合逻辑运算单元N1的DINb端子。组合逻辑运算单元I6的输出EN端子为开关芯片的检测使能EN信号，组合逻辑运算单元N2的输出Sampling端子为开关芯片的采样Sampling信号。

以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。