0的示例性电路图。
[0028]电压电平调节电路14包括开关电流源电路100和斜坡电容器(Cslope) 102。开关电流源电路100响应于输入数据信号(IN)(在输入12处)而操作，以对斜坡电容器102进行充放电。开关电流源电路100可以被配置为(见图4)在输出节点16处耦合至斜坡电容器102的第一极板的两个反向电流源，该反向电流源的活动(actuat1n)由输入数据信号(IN)的逻辑状态控制。
[0029]电压控制型电流源电路18包括误差放大器110，该误差放大器110具有被配置用于从输入20接收参考电压信号Vx的非反相输入(+)、和被配置用于从输入22接收开关电压Vsw的反相输入(_)。MOS晶体管(Ml) 112具有耦合至误差放大器110的输出310的栅极端子。晶体管112的漏极端子耦合至输出节点24。晶体管112的源极端子在节点114处与耦合至参考电压节点(接地)的感测电阻器(Rl) 116串联耦合。响应于输出电流Is在晶体管112的源极-漏极路径中的流动，跨电阻器116生成反馈电压信号Vfb。
[0030]回路定时控制电路26包括开关电路系统，该开关电路系统包括第一开关
(SI)120、第二开关(S2) 122和第三开关(S3) 124。第一开关120耦合在内部参考电压Vdd与输出节点126之间，其中向节点22提供开关电压Vsw。第二开关122耦合在输入节点30 (接收反馈电压信号Vfb)与输出节点126之间。第三开关124耦合在输入节点30 (接收反馈电压信号Vfb)与参考电压节点(接地)之间。开关120、122和124分别由逻辑电路系统136生成的相应的第一、第二和第三控制信号130、132和134激励(actuate)。
[0031]逻辑电路系统136包括反相器138，该反相器138具有耦合以从节点12接收输入数据信号(IN)的输入。反相器138的输出耦合至逻辑-AND栅极140的第一输入。逻辑-AND栅极140的第二输入接收延迟控制信号142。逻辑-AND栅极140的输出(信号SHD)提供第一和第三控制信号130和134。反相器144具有耦合至逻辑-AND栅极的输出SHD的输入，以生成第二控制信号132 (SHDB)。
[0032]比较器电路150具有耦合至输入节点30 (接收反馈电压信号Vfb)的输入。由于反馈电压信号Vfb是响应于输出电流I s而跨电阻器116生成的，所以电压Vfb响应于电流Is。比较器150进一步接收参考电流Iref，从而用作电流比较器以执行Is与Iref的比较。延迟控制信号142生成在比较器电路150的输出处。当Is超出Iref时，延迟控制信号142具有第一逻辑状态(例如，逻辑“O”)；并且当Iref超出Is时，延迟控制信号142具有第二逻辑状态(例如，逻辑“I”)。当延迟控制信号142处于第一逻辑状态(逻辑“O”)下时，当反相输入数据(IN)改变状态时，逻辑-AND栅极140阻止输出SHD的逻辑状态发生改变。这控制了时间延迟td(图2)的实现。
[0033]现在参考图4，图4是包括开关电流源电路100和斜坡电容器(Cslope) 102的电压电平调节电路14的示意图。开关电流源电路100包括源电路(sourcing circuit) 200 (生成电流II)和第四开关(S4) 202，该第四开关(S4) 202串联耦合在内部参考电压Vdd与节点16之间。开关电流源电路100进一步包括漏电路(sinking circuit) 204 (生成电流12)和第五开关(S5) 206，该第五开关(S5)206串联耦合在节点16与参考电压节点(接地)之间。第六开关(S6) 208耦合在节点16与固定参考电压Vref之间。第七开关(S7)210和第八开关(S8)212在节点214处串联耦合在节点16与参考电压节点(接地)之间。比较器电路216具有耦合至节点214的非反相输入(+)、和耦合至固定参考电压Vref的反相输入(_)。比较器电路216生成钳位信号220。
[0034]开关202、206、208、210和212分别由相应的第四、第五、第六、第七和第八控制信号222、226、228、230和232激励，该第四、第五、第六、第七和第八控制信号222、226、228、230和232由逻辑电路系统218生成。逻辑电路系统218从节点12接收输入数据信号(IN)，并且从比较器电路216输出的钳位信号220。本领域的技术人员明白如何设计逻辑电路系统218，用于响应于输入数据信号(IN)和钳位信号220的逻辑状态来实现所需功能并且生成适当的控制信号。
[0035]另外，现在参考图5，图5图示了图4的电压电平调节电路14的操作波形。电压电平调节电路14响应于输入数据信号(IN)而提供用于电流调制操作的参考电压信号Vx。电路14控制信号上升时间和下降时间，以及限制用于生成输出电流Is的电压。这样，电路14可以控制输出电流Is的生成，以符合规范参数(诸如根据PSI5规范的规范参数)。当输入数据信号(IN)为逻辑低(“O”)时，逻辑电路系统218生成第四、第五、第六、第七和第八控制信号222、226、228、230和232的逻辑状态，从而使得开关S5和S8闭合(接通)而开关S4、S6和S7断开(关断)。在这种情况下，电容器Cslope通过电流12的操作而完全放电，并且比较器216的非反相输入(+)接地。参考电压信号Vx在OV下，并且钳位信号220为逻辑低(“O”)。当输入数据信号(IN)在时间tl处从逻辑低转换为逻辑高(“I”)时，逻辑电路系统218生成针对第四、第五、第六、第七和第八控制信号222、226、228、230和232的逻辑状态，从而使得开关S4和S7闭合(接通)而开关S5和S8断开(关断)，开关S6保持断开(关断)。在这种情况下，电容器Cslope响应于电流Il开始充电，并且参考电压信号Vx增加。现在将参考电压信号Vx施加至比较器216的非反相输入(+)，用于针对固定参考电压Vref进行比较。在当参考电压信号Vx超过固定参考电压Vref时的时刻(时间t2)，钳位信号220改变状态为逻辑高(“I”)。逻辑电路系统218通过生成针对第四、第五、第六、第七和第八控制信号222、226、228、230和232的逻辑状态从而使得开关S4和S7断开(关断)而开关S6和S8闭合(接通)S5保持断开(关断)，来响应于钳位信号220的该状态变化。在这种情况下，不发生对电容器Cslope的进一步充电，并且参考电压信号Vx通过开关S6钳位至固定参考电压Vref。开关S8的接通将接地参考施加至比较器216的非反相输入，并且钳位信号220切换回逻辑低。当输入数据信号(IN)在时间t3处从逻辑高转换回逻辑低时，逻辑电路系统218生成第四、第五、第六、第七和第八控制信号222、226、228、230和232的逻辑状态，从而使得开关S5和S8闭合(接通)而开关S4、S6和S7断开(关断)。在这种情况下，电容器Cslope通过电流Il放电，并且参考电压信号Vx降低，直到达到0V。该过程然后随着输入数据信号(IN)的下一次逻辑状态转换而重复。
[0036]开关电流源电路100可以具有不同于图4所示的替代电路配置。图6A至图6C示出了开关电流源电路100的三种不同的电路配置。在图6A中，用电容器R2和R3替代源电路200和漏电路204。在图6B中，用晶体管M2 (具有约束至接地的栅极的PM0S)和M3 (具有约束至Vdd的栅极的NM0S)替代源电路200和漏电路204，其中晶体管M2和M3制造为具有长的长度(L)。在图6C中，用晶体管M4 (具有接收控制信号222的栅极的PM0S)和M5 (具有接收控制信号224的栅极的NM0S)替代源电路200、第四开关(S4) 202、漏电路204和第五开关(S5) 206，其中晶体管M4和M5制造为具有比其他所包括的MOS晶体管相对更长的长度(L)。
[0037]用于实现将参考电压信号Vx钳位至固定参考电压Vref的电路系统可以具有不同于图4所示的替代电路配置。图7A至图7F示出了替代开关S6的六种不同的电路配置。在图7A中，钳位电压通过适当选择的齐纳二极管ZDl提供，该齐纳