运行时，电压Vh可以是大约6V，而电压\%?可以是大约1.8V，并且NMOS晶体管206的共源共栅阶梯结构配置能够将电压Vh安全地降低至用于低压电路/设备106的大约1.8V。在这种状态下，保护电压Vpr的值从Vpr_l增加至Vpr_N，这样使得在NMOS晶体管206N的栅极的保护电压Vpr_N保护晶体管206N免受损坏并且允许NMOS晶体管206N将在晶体管206N的源极处的电压安全地降至大约Vpr_N的电压-NMOS晶体管(VTN) 206N的阈值电压。NMOS晶体管2062具有处于电压Vpr_N-VTN漏极电压，栅极电压是Vpr_2，并且源极电压处于VpLS-VTNt3NMOS晶体管2061具有处于电压Vpr_2-VTN的漏极电压，栅极电压是Vpr_l，并且源极电压处于Vpr_l-VTN。因此，保护电压Vpr允许NMOS晶体管206安全地降低电压Vh而不超过NMOS晶体管206中的每一个晶体管的最大额定值，因为每个NMOS晶体管206跨其漏极端子和源极端子仅具有电压降的一小部分。以下参照图5A进一步详细描述了在电压Vh处于大约6V并且电压￥_处于大约1.8V的正常状态下电压保护电路的特定实施例。
[0025]在正常状态下运行时，电压Vh可以是大约6V，而电压V_可以是大约0V，只要保护电压发生级20屯的输入Vin2大于0V，就仍然能够提供保护电压Vpr。甚至在电压V輸不存在(例如，0V)的情况下，匪OS晶体管206的共源共栅阶梯结构配置能够将电压Vh安全地降至用于低压电路/设备106的大约1.8V。在这种状态下，保护电压Vpr的值从Vpr_l增加至Vpr_N，这样使得在NMOS晶体管206n的栅极的保护电压Vpr_N保护晶体管206n免受损坏并且允许NMOS晶体管206n将在晶体管206n的源极处的电压安全地降至大约Vpr_N的电压-NMOS晶体管(VTN)206n的阈值电压。匪OS晶体管2062具有处于电压Vpr_N-VTN的漏极电压，栅极电压是Vpr_2，并且源极电压处于Vpr_2-VTN。匪OS晶体管2061具有处于电压Vpr_2-VTN的漏极电压，栅极电压是Vpr_l，并且源极电压处于Vpr_l-VTN。因此，保护电压Vpr允许匪OS晶体管206安全地降低电压VH，而在电SV_存在或不存在时不超过匪OS晶体管206中的任何晶体管的最大额定值。以下参照图5B进一步详细描述了在电压Vh处于大约6V并且电SV_处于大约OV的正常状态下电压保护电路的特定实施例。
[0026]在低功率状态下运行时，电压Vh可以从大约OV到大约0.75V，而电压V?g可以是大约1.8V。在这种状态下，保护电压发生级204被配置成用于将电压V_传送至每个保护电压Vpr，这样使得每个保护电压Vpr基本上相等。因此，在低功率状态下，如果低压电路/设备106提供比电压Vh更高的电压，则共源共栅阶梯结构的NMOS晶体管206的源极端子和漏极端子可以有效地颠倒。以下参照图5C进一步详细描述了在电压Vh从大约OV到大约0.75V并且电压V?g处于大约1.8V的正常状态下电压保护电路的特定实施例。
[0027]在某些实施例中，每个匪OS晶体管206的最大额定值是大约1.98V。在这些实施例中，电压保护电路100应当被设计成确保VH-Vpr_r^J、于等于1.98V，Vpr_N-Vpr_2小于等于1.98V，并且Vpr_2-Vpr_l小于等于1.98V，从而停留在或低于NMOS晶体管206的最大额定值。因此，Vpr_NVpr_N-l小于等于NMOS晶体管206的最大额定值。
[0028]在每个共源共栅阶梯结构104中保护电压发生级204的数量N和NMOS晶体管206的数量N可以基于电压Vh的值和有待在低压电路/设备106提供的期望电压来确定。N的最小值可以通过以下等式来描述:
[0029]N(最小)= ((最大Vh电压)/(设备的最大电压额定值的))-1
[0030]例如，如果最大Vh电压是大约6V并且设备的最大电压额定值是大约1.98V，则共源共栅阶梯结构中的级和晶体管的最小数量N等于大约2.03。然而，因为具有级和/或晶体管的一部分(例如，0.03)是不可行的，所以该值应化成整数3。因此，在每个共源共栅阶梯结构中104具有三个级204和三个晶体管，电压Vh可以安全地降至适合于低压电路/设备106的电压。
[0031]如图2中所示，共源共栅阶梯结构104和低压电路/设备106的数量X可以是任何合适的数量，如1、2、3、10、多于10等。此外，电压保护电路100可以具有任何数量的高压电路/设备108(见图1)。因此，电压保护电路100是可扩展的、模块化的和和可调谐的，因为它可以被设计成容纳任何电压Vh、低压设备的任何最大电压额定值，并且还有任何数量的高压电路/设备108和低压电路/设备106。
[0032]图3A、图3B和图3C是根据各实施例的电压保护发生级204的示意图。图3A中的实施例包括串联连接在保护电压发生级204的输入Vinl与Vin3之间的P型MOSFETS(PMOS)晶体管302和304。输入Vin2与PMOS晶体管304的栅极耦合，而输出Vout与PMOS晶体管302和304之间的节点耦合。PMOS晶体管302使其栅极与其漏极耦合(有时称为二极管接法PMOS晶体管配置)。
[0033]除了二极管接法PMOS晶体管302已经被替换为二极管接法NMOS晶体管306以外，图3B中的实施例类似于图3A中的实施例。NMOS晶体管306使其栅极与其源极耦合，这有效地形成二极管。
[0034]除了二极管接法晶体管(302和306)被替换为其代表性的二极管部件308，图3C类似于图3A和图3B中的实施例。
[0035]在运行时，图3A-C中的每个实施例以基于输入Vin2与Vin3之间的关系使输出Vout与或者Vinl或者Vin3耦合来起到相似的作用。例如，在第一运行模式下，在Vin2处的电压大于在Vin3处的电压，并且因此，晶体管304保持在关断(OFF)状态下直至Vin2+VTP的源极电压(PM0S晶体管304的阈值电压)，然而，晶体管304的源极电压处于接通(ON)状态除外。因此，电压Vinl被设计成:小于图3A中的实施例的Vin2+VTP+VTP，小于图3B中的实施例的Vin2+VTP+VTN的，并且小于图3C中的Vin2+VTP+二极管开启电压。这允许输出Vout等于在Vinl处的电压减去跨晶体管302或306的阈值压降(例如，二极管压降)。在第二运行模式下，在Vin2处电压比在Vin3处电压小超过PMOS晶体管304(VTP)的阈值电压，并且因此，晶体管304处于接通状态。这允许输出Vout等于在Vin3处的电压。
[0036]图3A-C中的保护电压发生级204的实施例仅仅是说明性实施例而并不旨在是限制性的。以上述方式运行的保护电压发生级204的任何配置都在本披露的范围内。
[0037]图4是根据另一个实施例的电压保护电路400的示意图。此电压保护电路400类似于上述电压保护电路100，但除了该电压保护电路在共源共栅阶梯结构中具有七个电阻器202、三个保护电压发生级204、每个共源共栅阶梯结构104中三个NMOS晶体管206、两个共源共栅阶梯结构104以及低压电路402、410和420以外。
[0038]在此特定实施例中，低压电路402、410和420实现USB便携式(OTG)和嵌入式主机标准。USB OTG和嵌入式主机标准版2被引入USB 2.0规范的补充版中并且包括被称为附接检测协议(ADP)的新通信协议。在USB 2.0版规范中对USB OTG协议和ADP进行了描述，该规范以其整体结合于此。
[0039]ADP允许OTG设备、嵌入式主机或USB设备在USB VBUS引脚/线上没有功率时确定附接状态。这使得设备的基于插入的行为和可能性两者能够显示附接状态。其经过以下内容来完成此内容:周期性地测量USB端口上的电容以确定USB端口的状态，如另一设备附接、有悬挂的缆线、或没有缆线。当电容变化时，大到足以指示检测到设备附接，则设备A向USBVBUS提供功率并且寻找设备连接。设备B将生成会话请求协议并等待USB VBUS被供电。
[0040]在图4中所展示的实施例中，电压Vh是USB VBUS，并且USB VBUS当设备附接时可以高达6V并且当没有设备附接时可以是大约0V。当没有设备附接并且电路处于ADP模式时，USB VBUS(Vh)周期性地从大约OV充电至大约0.75V并且然后放电回到大约0V。感测电路可以在充电过程中、当充电时和在放电过程中检测USB VBUS电压的变化以指示设备附接。在所示实施例中，充电电路402可以对USB VBUS(Vh)充电，放电电路410可以使USB VBUS放电，并且感测电路420可以感测成USB VBUS电压的变化。电路402、410和420是