需要共源共栅阶梯结构104的保护的低压电路/设备106(见图1和图2)的示例。
[0041 ] 充电电路402包括与匪OS晶体管406串联的PMOS晶体管404，并且两个晶体管耦合在电压V_与共源共栅阶梯结构10屯中的最低NMOS晶体管206i的源极端子之间。PMOS晶体管404具有VPBIAS_CHARGE信号，该信号是通过开关与晶体管404的栅极耦合的模拟偏置电压(见图4)，该信号在电路400处于ADP模式并且USB VSUS待充电时充当电流源。匪OS晶体管406具有与其栅极耦合的电SV_，该栅极为PMOS晶体管404提供保护并且iV_不存在或处于大约OV时从USB VBUS上的电压提供乂_。
[0042]放电电路410包括耦合在共源共栅阶梯结构104!中的最低NMOS晶体管206!的源极端子与地之间的匪OS晶体管412。匪03晶体管412具有￥_143_0130^1?^信号，该信号是通过开关与晶体管412的栅极耦合的模拟偏置电压(见图4)，该信号在电路400处于ADP模式并且USB VBUS待放电时通过将最低NMOS晶体管206!的源极端子与地耦合来充当电流汇。
[0043]感测电路420包括比较器422，如运算放大器422。比较器422感测在共源共栅阶梯结构1042中的最低NMOS晶体管206!的源极端子处的电压VBUS_POTENTIAL与基准电压(VREF)之间的差。如所展示的，电压VBUS_POTENTIAL与运算放大器422的非反相输入耦合，并且VREF与运算放大器422的反相输入耦合，其中该运算放大器的输出指示检测到设备附接。
[0044]图5A、图5B和图5C是根据实施例图4中的电压保护电路400的运行的示意图。图5A展示了电压保护电路400在正常状态(非ADP模式)下的运行，其中USB VBUS电压为大约6V并且乂_为大约1.8V。电阻器阶梯结构分别在级204^2042和2043的输入Vinl处具有电压抽头V1、V2和V3、并且分别在级204^2042和2043的输入Vin2处具有电压抽头VI’、V2’和V3’。保护电压发生级204被展示为图3A中的实施例，虽然可以利用保护电压发生级204的任何合适的实施例。因为电压保护电路400处于非ADP模式，VroiAS_CHARGE信号是高电压而VNBIAS_DISCHARGE是分别将充电电路402和放电电路410的晶体管404和412置于关断状态的低电压。
[0045]在本实施例中，该电阻器阶梯结构和电压V輔被配置成使得保护电压发生级204的PMOS晶体管304的栅极处于比其对应的源极更高的电压，从而使得PMOS晶体管304处于关断状态。为了正确地生成保护电压Vpr，电压Vl应大于等于V_+VTP，V2应大于等于Vpr_l+VTP，并且V3应大于等于Vpr_2+VTP。在本实施例中，正确生成保护电压Vpr的另一个条件集是VI’大于(V1-(2*VTP))，V2 ’ 大于(V2-(2*VTP))，并且V3，大于(V3-(2*VTP))。
[0046]如果电阻器阶梯结构的电压抽头(V1、V2和V3)如上所述被配置，则级204的输出Vout向上级联至下一级204作为下一级204的输入Vin3 JMOS晶体管304的漏极处于等于对应的输出Vinl处的电压抽头减去对应的PMOS晶体管302的阈值电压(VTP)的电压。因此，级204ι 的输出 Vout = Vpr_l =Vl-VTP,级 2042 的输出 Vout = Vpr_2 = V2-VTP，并且级 2042 的输出Vout = Vpr_3 = V3VTP。因此，保护电压Vpr从Vpr_l增加到Vpr_3并且向共源共栅阶梯结构的NMOS晶体管206的栅极提供保护电压Vpr以允许它们将电压Vh以安全地降至适合于和共源共栅阶梯结构的较低级耦合的低压电路的电压。
[0047]在某些实施例中，匪OS晶体管206和PMOS晶体管302和304中的每一个的最大额定值是大约I.98V。在这些实施例中，VH_Vpr_3小于等于I.98V，Vpr_3_Vpr_2小于等于1.98V，并且Vpr_2-Vpr_l小于等于1.98V，从而停留在或低于NMOS晶体管206的最大额定值。此外，V3-V2 小于 1.98V，V2-V1 小于 1.98V，并且 Vl-VTP 小于 1.98V。
[0048]图5B展示了电压保护电路400在正常状态(非ADP模式)下的运行，其中USBVBUS电压为大约6V并且V_为大约OV。除了因为V_d%OV，NMOS晶体管406被关断以外，这种配置的运行类似于图5A。保护电压Vpr和级204以如图5A中所示的类似方式运行。因此，保护电压发生电路102的运行(见图1和图2)独立于电源电压V?g而运行。
[0049]图5C展示了电压保护电路400在低功率状态(ADP模式)下的运行，其中USBVBUS电压为大约OV至0.75V并且V_为大约1.8V。在本实施例中，因为USB的VBUS电压是低电压，在级204的PMOS晶体管302的源极处的电压小于在其对应的栅极和漏极处的电压，并且因此，PMOS晶体管302处于关断状态。此外，因为最大USB VBUS电压是大约0.75V，所有电压抽头(￥1、￥1’、￥2、￥2’、￥3和￥3’)比电压￥_小超过￥了？，并且因此，级204的晶体管304处于接通状态。这允许电压Vtgi向上传播通过每一级204，这样使得保护电压Vpr(Vpr_l、Vpr_2和Vpr_3)中的每个保护电压等于电压VW。
[0050]在ADP模式期间，信号VPBIAS_CHARGE和VNBIAS_DISCHARGE与分别用于充电和放电的电流源晶体管404和电流汇晶体管412耦合。ADP充电在与ADP放电不同的时间发生，例如，ADP充电和ADP放电操作相互排斥而不同时发生。例如，针对充电操作，VPBIAS_CHARGE信号通过在晶体管404的栅极处的开关与晶体管404的栅极耦合，而VNBIAS_DISCHARGE不通过在晶体管412的栅极处的开关与晶体管412的栅极耦合，当USB VBUS处于大约OV时，这将电压V植与共源共栅阶梯结构的较低级耦合。因此，共源共栅阶梯结构的NMOS晶体管206的源极端子和漏极端子有效地颠倒，因为是高于电压Vh的电压，这允许电压Vtgi如图5C中所示对USB VBUS充电。
[0051 ]例如，针对放电操作，VNBI AS_DI SCHARGE信号通过在晶体管412的栅极处的开关与晶体管412的栅极耦合，而VPBIAS_CHARGE信号不通过在晶体管404的栅极处的开关与晶体管404的栅极耦合，这将共源共栅阶梯结构的较低级与地耦合。如图5C中所示，这使USBVBUS向地放电。
[0052]图6A-F展示了根据各实施例的保护电压的行为，其中分别使电压Vh从OV增加到其最大设计电压4V、6V和8V。图6A-C展示了当V_F存在或是大约OV时保护电压Vpr相对于电压Vh(例如，USB VBUS电压)的生成。在图6A中，存在两个级204和两个保护电压Vpr(Vpr_0PVpr_2)并且最大电压Vh是大约4V。在图6B中，存在三个级204和三个保护电压Vpr(Vpr_l、Vpr_2和Vpr_3)并且最大电压Vh是大约6V。在图6C中，存在四个级204和四个保护电压Vpr(Vpr_l、Vpr_2、Vpr_3和Vpr_4)并且最大电压Vh是大约8V。在图6A-C中的实施例中，设备的最大电压额定值是大约1.98V。
[0053]图6D-F展示了当乂_是大约1.8V时保护电压Vpr相对于递增电压Vh(例如，USBVBUS电压)的行为。在图6D中，存在两个级204和两个保护电压Vpr(Vpr_l和Vpr_2)并且最大电压Vh是大约4V。在图6E中，存在三个级204和三个保护电压Vpr(Vpr_l、Vpr_2和Vpr_3)并且最大电压Vh是大约6V。在图6F中，存在四个级204和四个保护电压Vpr(Vpr_l、Vpr_2、Vpr_3和Vpr_4)并且最大电压Vh是大约8V。在图6A-C中的实施例中，设备的最大电压额定值是大约1.98V。在图6D-F中，保护电压Vpr在电压V_的值(例如，大约1.8V)开始。
[0054]如在图6A-F中所示，没有共源共栅阶梯结构的这些级必须下降超过最大电压额定值1.98V，并且因此，电压保护电路100可以利用低压设备同时仍然扩展以容纳不同的最大电压(例如，4V、6V和8V)。
[0055]根据在此描述的各实施例，优点包括具有生成多个电压来保护内部电路的方案。具体而言，本披露利用一组电压从那组电压生成基准电压来保护低压电路。这允许使用低压能动设备(如低压MOSFET)用于高压信号处理。此外，本披露为低压电路提供与电源无关的高压保护。
[0056]虽然已经参考说明性实施例描述了本发明，但是本说明书并非旨在以限