总线型运动控制器的制造方法
【技术领域】
[0001]本实用新型涉及自动控制领域，特别是涉及一种总线型运动控制器。
【背景技术】
[0002]运动控制器从结构上主要分为基于计算机标准总线的运动控制器、Soft型开放式运动控制器和嵌入式运动控制器。
[0003]其中，基于计算机标准总线的运动控制器具有开放体系结构，独立于计算机的运动控制器与计算机相结合构成。
[0004]Soft型开放式运动控制器中的运动控制软件全部安装在计算机中，硬件部分则仅仅包括计算机与伺服驱动器和外部I (Input，输入)/0(0utput，输出)之间的标准化通用接口。用户可以在Windows平台或其他操作系统平台的支持下，开发各种类型的高性能的运动控制器，具有更高的灵活性。
[0005]嵌入式运动控制器，则把计算机嵌入到运动控制器中。其与计算机之间的通信依然通过计算机总线，实质上是基于总线结构的运动控制器的一种变形。
[0006]上述三类运动控制器大都采用脉冲式输出，控制伺服电机等机械运动部件按照预期的轨迹和规定的运动参数运动。但是，采用脉冲式输出控制机械运动部件运动时，存在易干扰、控制精度低的缺陷。
【实用新型内容】
[0007]基于此，有必要针对现有的运动控制器采用脉冲式输出控制机械运动部件运动时存在易干扰、控制精度低的问题，提供一种总线型运动控制器。
[0008]为实现本实用新型目的提供的一种总线型运动控制器，包括FPGA模块、DSP模块和以太网模块；
[0009]所述FPGA模块电连接在所述DSP模块和所述以太网模块之间，与所述DSP模块进行数据交互；
[0010]所述FPGA模块通过所述以太网模块，采用TCP/IP协议与上位机通信，接收并传输所述上位机发送的数据至所述DSP模块；
[0011]所述DSP模块根据所述数据和运动控制功能库进行分析计算，获取并反馈控制命令至所述FPGA模块；
[0012]所述FPGA模块通过所述以太网模块，采用POWERLINK协议与伺服驱动器通信，传输所述控制命令至所述伺服驱动器。
[0013]在其中一个实施例中，所述FPGA模块的型号为EP4CE30 ;所述DSP模块的型号为ADSP21489。
[0014]在其中一个实施例中，还包括第一存储模块和第一缓存模块；
[0015]所述第一存储模块和所述第一缓存模块均与所述FPGA模块通信连接；
[0016]所述第一存储模块，用于存储所述FPGA模块执行的应用程序；
[0017]所述第一缓存模块，用于缓存所述FPGA模块接收到的所述数据。
[0018]在其中一个实施例中，还包括第二存储模块和第二缓存模块；
[0019]所述第二存储模块和第二缓存模块均与所述DSP模块通信连接；
[0020]所述第二存储模块，用于存储所述运动控制功能库；
[0021]所述第二缓存模块，用于存储所述DSP模块接收到的所述数据。
[0022]在其中一个实施例中，所述第一存储模块为第一 FLASH芯片；所述第一缓存模块为DDR2芯片。
[0023]在其中一个实施例中，所述第二存储模块为第二 FLASH芯片；所述第二缓存模块为SDRAM芯片。
[0024]在其中一个实施例中，所述以太网模块包括第一以太网单元和第二以太网单元；
[0025]所述第一以太网单元电连接在所述FPGA模块与所述上位机之间；
[0026]所述第二以太网单元电连接在所述FPGA模块与所述伺服驱动器之间。
[0027]在其中一个实施例中，所述FPGA模块、所述第二存储模块和所述第二缓存模块均通过所述DSP模块外设的AMI接口与所述DSP模块通讯连接。
[0028]在其中一个实施例中，所述DSP模块外设有高速串口接口和串口接口 ；
[0029]所述DSP模块与所述FPGA模块通过所述高速串口接口和串口接口进行数据交互。
[0030]在其中一个实施例中，所述DSP模块还外设有定时器接口和状态指示接口 ；
[0031 ] 所述定时器接口和所述状态指示接口均与所述FPGA模块电连接。
[0032]上述总线型运动控制器的有益效果:
[0033]其通过FPGA模块与DSP模块相配合，FPGA模块采用TCP/IP协议完成与上位机的通信，并通过POWERLINK协议，与伺服驱动器进行通信，完成控制命令和反馈信息的交换，从而控制受控体，如:伺服电机按照预设的运动轨迹进行运动。其通过采用POWERLINK协议将控制命令以数字的形式发送给伺服驱动器，改变了传统的运动控制器以脉冲式输出发送控制命令的控制方式，从而提高了运动控制器的抗噪声能力和抗干扰能力。同时，还提高了运动控制器的控制精度。
【附图说明】
[0034]图1为本实用新型的总线型运动控制器的结构示意图；
[0035]图2为本实用新型的总线型运动控制器一具体实施例结构示意图；
[0036]图3为采用本实用新型的总线型运动控制器控制伺服电机的系统结构示意图。
【具体实施方式】
[0037]为使本实用新型技术方案更加清楚，以下结合附图及具体实施例对本实用新型做进一步详细说明。
[0038]参见图1，作为本实用新型的总线型运动控制器，包括FPGA(Field-ProgrammableGate Array，现场可编程门阵列)模块110、DSP(Digital Signal Process，数字信号处理)模块120和以太网模块130。
[0039]FPGA模块110电连接在DSP模块120和以太网模块130之间，与DSP模块120进行数据交互。
[0040]FPGA模块110通过以太网模块130，采用TCP/IP协议与上位机(图中未示出)通信，接收并传输上位机发送的数据至DSP模块120。
[0041]DSP模块120根据数据和运动控制功能库进行分析计算，获取并反馈控制命令至FPGA 模块 110。
[0042]FPGA模块110通过以太网模块130，采用POWERLINK协议与伺服驱动器(图中未示出)通信，传输控制命令至伺服驱动器，从而控制受控体，如驱动电机等机械运动部件按照预设的运动轨迹和规定的运动参数进行运动。
[0043]其通过FPGA模块110与DSP模块120相配合，FPGA模块110通过TCP/IP协议与上位机通信，接收上位机发送的数据后，将数据传输至DSP模块120。DSP模块120根据接收到的数据及运动控制功能库进行分析计算，获取相应的控制命令并发送给FPGA模块110。FPGA模块110接收到控制命令后，通过POWERLINK协议，与伺服驱动器进行通信，将控制命令发送至伺服驱动器，进而控制驱动电机等机械运动部件完成各种运动。其通过采用POWERLINK协议将控制命令以数字的形式发送给伺服驱动器，改变了传统的运动控制器以脉冲式输出将控制命令发送给伺服驱动器的控制方式，从而提高了运动控制器的抗噪声能力和抗干扰能力。同时，还提高了运动控制器的控制精度。
[0044]其中，Ethernet POWERLINK是一种用于基准以太网的确定性实时协议，由Ethernet POWERLINK标准化组织(EPSG)统一进行管理，由奥地利的B&R自动化公司于2001年提出。Ethernet POWERLINK在设计时考虑到标准的兼容性，通过结合轮询和分时机制对标准以太网进行扩展。其循环周期可小于200uS，时间抖动小于luS。
[0045]需要说明的是，参见图2，FPGA模块110的型号优选为EP4CE30。DSP模块120的型号优选为ADSP21489。
[0046]本实用新型的总线型运动控制器通过DSP和FPGA相配合，既可进行开环控制，也可进行闭环控制。其中，充分利用DSP模块的计算能力，进行复杂的运动规划、高速实时多轴插补、误差补偿和更复杂的运动学、动力学计算、伺服控制滤波等数据运算和实时控制管理，从而生成多种运动控制的控制命令。并通过FPGA模块可编程器件采用TCP/IP协议，完成与上位机的通信，通过POWERLINK协议，完成与伺服驱动器(如:总线式伺服驱动器)的通信，控制命令与反馈信息的交换，最终完成伺服电机的各种运动的控制。并且只需一片FPGA和一片DSP即可实现，降低了系统成本和复杂度。
[0047]也就是说，本实用新型的总线型运动控制器通过以太网模块130来实现分别与上位机和伺服驱动器的通信，从而完成多种运动的控制。其中，与上位机的通信采用TCP/IP协议，与伺服驱动器的通信则采用POWERLINK协议，使得本实用新型的总线型运动控制器可以同时控制4轴。并且，通过简单修改运动控制功能库中的算法，还可以达到同时控制多达32轴的伺服电机等，方便用户使用，解决了传统的运动控制器采用老一代的DSP处理器导致的处理速度有限。控制精度不高且控制轴数具有一定的限制的问题。并且，还解决了目前板卡结构的运动控制器采用金手指连接，单边固定，在多数环境较差的工业现场(振动，粉尘，油污严重)，不适宜长期工作的问题。以及由于PC的捆绑方式销售所导致的PC资源的闲置和浪费的问题，有利于运动控制器的维护。
[0048]进一步的，参见图1，本实用新型的总线型运动控制器还包括第一存储模块140和第一缓存模块150。其中，第一存储模块140和第一缓存模块150均与FPGA模块110通信连接。第一存储模块140，用于存储FPGA模块110执行的应用程序。第一缓存模块150，用于缓存FPGA模块110接收到的数据。
[0049]由于FPGA模块110的读写速度远远大于DSP模块120的读写速度，因此当FPGA模块110传输上位机发送的数据至DSP模块120，而数据较大DSP模块120不能及时全部接收时，则FPGA模块110通过执行固化在第一存储模块140中的应用程序，先将部分数据缓存至第一缓存模块150中。待DSP模块120能够接收时，则FPGA模块110再将缓存的数据传输给DSP模块120，以保证数据的实时传输与准确。
[0050]参见图2，需要指出的是，作为本实用新型的总线型运动控制器的一具体实施例，第一存储模块140可选用第一 FLASH芯片。其中，第一 FLASH芯片通过SPI (串行外围设备接口)与FPGA模块110通信连接。S卩，第一 FLASH芯片为SPI FLASH